CN109521986B - 一种信号接收复位装置、系统及显示器 - Google Patents

Abstract

本申请实施例公开了一种信号接收复位装置、系统及显示器，串并转换模块分别与时钟锁相模块、时钟管理模块和第一复位控制模块通信连接，第一复位控制模块还分别与时钟锁相模块、时钟管理模块和第二复位控制模块通信连接；第二复位控制模块用于向第一复位控制模块发出全局复位信号；第一复位控制模块用于根据全局复位信号分别向时钟锁相模块、串并转换模块和时钟管理模块发出复位信号，实现全局复位，清除了FPGA上电瞬间内部的不正确逻辑状态，然后时钟管理模块向串并转换模块发送一个稳定的时钟信号，串并转换模块将接收到的该稳定时钟信号作为工作时钟，进而可以稳定的接收输入的信号，避免了接收信号不稳定的问题。

Description

一种信号接收复位装置、系统及显示器

技术领域

本申请涉及医用显示器技术领域，尤其涉及一种信号接收复位装置、系统及显示器。

背景技术

医用显示器是医疗行业使用的显示器，医用显示器在医疗系统中，是医学影像的最终呈现者，它承载着替代胶片、保证影像质量、最终实现医生“软读片”对患者的观察与诊断。与一般显示器不同的是，医用显示器必须支持医学数字成像和通信(digital imagingand communications in medicine，DICOM)的标准，也就是说必须具备调整DICOM标准曲线的能力，使其和DICOM标准相吻合，从而保证影像的显示质量。

传统技术同的医用显示器一般都是基于专用的片上系统(system on chip，SOC)芯片，由于SOC芯片不能实现浮点运算，无法进行复杂的DICOM标准计算，进而无法实现显示器内置DICOM自动校准。因此在医疗显示器专用的功能方面，如诊断显示器的DICOM自动校正、对比度增强、会诊大屏幕显示的自适应分区等功能都无法在SOC芯片上实现，不能满足医疗显示器的画质和功能需求。

针对上述问题，如图1所示提供了一种基于现场可编程门阵列(field－programmable gate array，FPGA)芯片和SOC芯片构架的医用显示器，FPGA芯片和SOC芯片之间采用VBO协议传输数据，FPGA芯片可以使得医用显示器支持DICOM的标准。但是FPGA芯片在启动阶段会出现信号接收不稳定，使得接收信号解析错误等问题，导致医用显示器开机过程不稳定。

发明内容

本申请提供了一种信号接收复位装置、系统及显示器，以解决现有技术中医用显示器开机过程不稳定的问题。

第一方面，本申请提供了一种信号接收复位装置，包括：串并转换模块、时钟管理模块、第一复位控制模块和第二复位控制模块，其中：串并转换模块分别与时钟管理模块和第一复位控制模块通信连接，第一复位控制模块还分别与时钟管理模块和第二复位控制模块通信连接；第二复位控制模块用于向第一复位控制模块发出全局复位信号；第一复位控制模块用于根据全局复位信号分别向串并转换模块和时钟管理模块发出两路复位信号，控制第一复位控制模块和时钟管理模块实现复位，串并转换模块和时钟管理模块复位完成后分别向第一复位控制模块发出复位完成信号，以使得第一复位控制模块获知串并转换模块和时钟管理模块的工作状态；时钟管理模块解复位后接收串并转换模块解复位后发送的第一时钟信号，时钟管理模块用于将第一时钟信号锁定，并向串并转换模块输出稳定的第二时钟信号；串并转换模块根据第二时钟信号稳定工作时钟后接收输入信号。

采用上述实现方式，首先第一复位控制模块和第二复位控制模块实现对串并转换模块和时钟管理模块进行全局复位，清除了FPGA上电瞬间内部的不正确逻辑状态，然后时钟管理模块向串并转换模块发送一个稳定的时钟信号，串并转换模块将接收到的该稳定时钟信号作为工作时钟，进而可以稳定的接收输入的信号，避免了接收信号不稳定的问题。

第二方面，本申请提供了一种信号接收复位系统，包括信号接收端和如上述第一方面或任一实现方式的信号接收复位装置，所述信号接收复位装置与所述信号接收端通信连接，所述信号接收端接收的输入信号传输给所述信号接收复位装置，所述信号接收复位装置用于保证接收所述输入信号的稳定性。

采用上述实现方式，当接收端接收到信号输入时，信号接收端将接收到的信号传输给信号接收复位装置，保证输入信号的稳定接收，避免了接收信号不稳定的问题。

第三方面，本申请实施例提供了一种显示器，包括：包括：显示屏；处理器；存储器，用于存储可执行指令；上述第二方面提供的信号接收复位系统。

采用上述实现方式，当显示器开机后，处理器执行可执行指令，控制信号接收复位系统完成信号接收端的信号接收复位，当显示器有信号输入时，保证了信号接收的稳定性。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为传统技术中的一种显示器构架；

图2为本申请实施例提供的一种信号接收复位装置的结构示意图；

图3为本申请实施例提供的另一种信号接收复位装置的结构示意图；

图4为本申请实施例提供的一种信号接收复位系统的结构示意图；

图5为本申请实施例提供的一种显示器的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请实施例中的技术方案，下面结合附图对本申请实施例中技术方案作进一步详细的说明。

图2为本申请实施例提供的一种信号接收复位装置的结构示意图，参见图2，所述信号接收复位装置包括：串并转换模块、时钟锁相模块，时钟管理模块、第一复位控制模块、第二复位控制模块和信号处理模块。

串并转换模块分别与时钟锁相模块、时钟管理模块和第一复位控制模块通信连接，第一复位控制模块还分别与时钟锁相模块、时钟管理模块和第二复位控制模块通信连接。第二复位控制模块用于向第一复位控制模块发出全局复位信号，第一复位控制模块用于根据全局复位信号向时钟锁相模块、串并转换模块和时钟管理模块发出复位信号，控制时钟锁相模块、第一复位控制模块和时钟管理模块实现复位。时钟锁相模块、串并转换模块和时钟管理模块复位完成后分别向第一复位控制模块发出复位完成信号，以使得第一复位控制模块获知时钟锁相模块、串并转换模块和时钟管理模块的工作状态。时钟管理模块解复位后接收串并转换模块解复位后发送的第一时钟信号，时钟管理模块用于将第一时钟信号锁定，并向串并转换模块输出稳定的第二时钟信号，串并转换模块根据所述第二时钟信号稳定工作时钟后接收输入信号。

一个示意性实施例中，VBO信号分为8路送入FPGA芯片，串并转换模块将高速的串行VBO信号转换为低速的并行VBO信号。进一步地，参见图3，串并转换模块包括第一串并转换单元和第二串并转换单元，每4路VBO信号占用一串并转换单元。

第一串并转换单元和第二串并转换单元分别与时钟管理模块和所述第一复位控制模块通信连接；第一复位控制模块还分别与时钟管理模块和第二复位控制模块通信连接。

FPGA芯片整体上电，网表文件加载完成后，第二复位控制模块接收控制信号对FPGA芯片实现全局复位。具体地，第二复位控制模块用于向第一复位控制模块发出全局复位信号，第一复位控制模块接收到第二复位控制模块发送的全局复位信号时，根据全局复位信号分别向第一串并转换单元、第二串并转换单元和时钟管理模块发出复位信号，控制第一串并转换单元、第二串并转换单元和时钟管理模块复位。

如图3所示，本申请提供的接收复位装置中的时钟锁相模块包括第一时钟锁相模块和第二时钟锁相模块。第一时钟锁相模块与第一串并转换单元通信连接，第二时钟锁相模块与第二串并转换单元通信连接，第一时钟锁相模块和第二时钟锁相模块用于锁定接收到的参考时钟信号。第一复位控制模块包括第一复位信号输出端RST1、第二复位信号输出端RST2和第三复位信号输出端RST3。第一复位控制模块通过第一复位信号输出端RST1向第一时钟锁相模块和第二时钟锁相模块发出第一复位信号，控制第一时钟锁相模块和第二时钟锁相模块处于复位状态。通过第二复位信号输出端RST2向第一串并转换单元和第二串并转换单元发出第二复位信号，控制第一串并转换单元和第二串并转换单元复位。通过第三复位信号输出端RST3向时钟管理模块发出第三复位信号，控制时钟管理模块复位。

当第一串并转换单元、第二串并转换单元、第一时钟锁相模块、第二时钟锁相模块和时钟管理模块复位完成后，分别向第一复位控制模块发出反馈信号，反馈信号用于标识复位完成。第一复位控制模块接收到上述反馈信号后，确定第一串并转换单元、第二串并转换单元、第一时钟锁相模块、第二时钟锁相模块和时钟管理模块均复位完毕，并将反馈信息发送给第二复位控制模块，以使得第二复位控制模块获知第一串并转换单元、第二串并转换单元、第一时钟锁相模块、第二时钟锁相模块和时钟管理模块的当前状态。

第一串并转换单元、第二串并转换单元、第一时钟锁相模块、第二时钟锁相模块和时钟管理模块复位完成后，开始重新进入解复位状态。

首先第一时钟锁相模块和第二时钟锁相模块解复位，引入工作参考时钟，当参考时钟稳定后，第一时钟锁相模块和第二时钟锁相模块的时钟锁定信号拉高。具体地，本实施例提供的信号接收复位装置还包括内部时钟接收模块，内部时钟接收模块分别与第一时钟锁相模块和第二时钟锁相模块通信连接，内部时钟接收模块用于接收外部晶振的参考时钟信号后分别发送给所述第一时钟锁相模块和第二时钟锁相模，外部晶振以差分的形式将时钟信号传输给内部时钟接收模块，内部时钟接收模块将接收到的差分信号合并为单端信号分别送入第一时钟锁相模块和第二时钟锁相模。当第一时钟锁相模块和第二时钟锁相模接收到的时钟信号稳定后，时钟锁定信号拉高。外部晶振发出的时钟信号根据串并转换模块的工作时钟而定，例如常用的148.5MHZ，当然上述数值仅是示意性的，本实施例中不做具体限定。

第一时钟锁相模块和第二时钟锁相模块解复位完成后，第一串并转换单元和第二串并转换单元整体解复位。具体地，将第一串并转换单元和第二串并转换单元的复位信号由复位状态改为解复位状态，当第一串并转换单元和第二串并转换单元中的pmadone信号端信号拉高时，表示实现了第一串并转换单元和第二串并转换单元的解复位。由于第一时钟锁相模块和第二时钟锁相模块接收到时钟信号是一致的，因此分别发送给第一串并转换单元和第二串并转换单元之后，可以实现第一串并转换单元和第二串并转换单元的时钟同步。此时，为了保证第一串并转换单元和第二串并转换单元在后续工作中时刻保持同步，第一串并转换单元向时钟管理模块发出第一时钟信号，第一时钟信号为当前时刻第一串并转换单元和第二串并转换单元的工作时钟信号。

时钟管理模块接收到第一时钟信号之后，时钟管理模块进行解复位，并将第一时钟信号锁定。同时，时钟管理模块根据锁定的第一时钟信号生成第二时钟信号，分别发送给第一串并转换单元和第二串并转换单元，在后续工作中，时钟管理模块实现第一串并转换单元和第二串并转换单元的工作时钟信号管理。

第一串并转换单元和第二串并转换单元接收到第二时钟信号后，将VBO信号接收端ready信号拉高，进入工作状态。为了保证接收VBO信号的稳定性。本实施例中，当第一串并转换单元和第二串并转换单元的信号接收端解复位后，通过第四复位信号输出端RST4向第一串并转换单元和第二串并转换单元发出第四复位信号，第四复位信号控制信号接收端进行缓存复位，以消除第一串并转换单元和第二串并转换单元内部缓存的不确定性。上述缓存复位完成之后，第一串并转换单元和第二串并转换单元开始接收输入的VBO信号。

第一串并转换单元和第二串并转换单元将接收到的高速串行的VBO信号转换为低速的并行VBO信号之后，传输给信号处理模块。进一步参见图2，信号处理模块包括信号解析模块、视频处理模块、编码模块和并串转换模块。本实施例中，第二复位控制模块还连接信号处理模块，第二复位控制模块用于分别控制所述信号处理模块中的信号解析模块、视频处理模块、编码模块和并串转换模块进入复位状态，当第一串并转换单元和第二串并转换单元的信号接收端二次解复位后，控制信号解析模块、视频处理模块、编码模块和并串转换模块解复位。并行的VBO信号经过信号解析模块、视频处理模块和编码模块处理后，进入到并串转换模块转换为高速的串行VBO信号，实现显示器的图像显示。

由上述实施例可知，本实施例提供的信号接收复位装置，第二复位控制模块用于向第一复位控制模块发出全局复位信号；第一复位控制模块用于根据全局复位信号分别向时钟锁相模块、串并转换模块和时钟管理模块发出复位信号，实现对时钟锁相模块、串并转换模块和时钟管理模块进行全局复位，清除了FPGA上电瞬间内部的不正确逻辑状态，然后时钟管理模块向串并转换模块发送一个稳定的时钟信号，串并转换模块将接收到的该稳定时钟信号作为工作时钟，进而可以稳定的接收输入的信号，避免了接收信号不稳定的问题。

参见图4，本申请实施例还提供了一种信号接收复位系统，信号接收复位系统包括一信号接收端和如上述实施例中的信号接收复位装置，信号接收复位装置与信号接收端通信连接。

信号接收端接收到VBO信号之后，信号接收复位装置中的第二复位控制模块用于向第一复位控制模块发出全局复位信号。第一复位控制模块用于根据全局复位信号分别向串并转换模块和时钟管理模块发出复位信号，控制第一复位控制模块和时钟管理模块实现复位。串并转换模块和时钟管理模块复位完成后分别向第一复位控制模块发出复位完成信号，以使得第一复位控制模块获知串并转换模块和时钟管理模块的工作状态。

时钟管理模块解复位后接收串并转换模块解复位后发送的第一时钟信号，时钟管理模块用于将第一时钟信号锁定，并向串并转换模块输出稳定的第二时钟信号。串并转换模块根据第二时钟信号稳定工作时钟后，信号接收端接收的输入信号传输给信号接收复位装置中的串并转换模块，稳定的时钟以及合理的复位，消除了系统的不确定状态，保证了输入信号的稳定接收，避免了接收信号不稳定的问题。

对应上述信号接收复位系统，本申请实施例还提供了一种显示器。参见图5，显示器包括：显示屏、处理器、存储器、通信接口和信号接收复位系统。

处理器、存储器和通信接口可以通过总线相互连接；总线可以分为地址总线、数据总线、控制总线等。为便于表示，图5中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

处理器通常是控制显示器的整体功能，例如显示器的启动、以及显示器启动前后视频信号的控制处理等。此外，处理器可以是通用处理器，例如，中央处理器(英文：centralprocessing unit，缩写：CPU)，网络处理器(英文：network processor，缩写：NP)或者CPU和NP的组合。处理器也可以是微处理器(MCU)。处理器还可以包括硬件芯片。上述硬件芯片可以是专用集成电路(ASIC)，可编程逻辑器件(PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(CPLD)，现场可编程逻辑门阵列(FPGA)等。

存储器被配置为存储计算机可执行指令以支持显示器数据的操作。存储器可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。

启动显示器后，处理器和存储器上电，处理器读取并执行存储在存储器内的计算机可执行指令，控制信号接收复位系统中的信号接收复位装置进入复位状态，复位完成进入正常工作状态，接收并处理VBO信号。

通信接口用于显示器传输数据，通信接口包括有线通信接口，还可以包括无线通信接口。其中，有线通信接口包括USB接口、Micro USB接口，还可以包括以太网接口。无线通信接口可以为WLAN接口，蜂窝网络通信接口或其组合等。

在一个示意性实施例中，本申请实施例提供的显示器还包括电源组件，电源组件为显示器的各种组件提供电力。电源组件可以包括电源管理系统，一个或多个电源，及其他与为显示器生成、管理和分配电力相关联的组件。

通信组件，通信组件被配置为便于显示器和其他设备之间有线或无线方式的通信。显示器可以接入基于通信标准的无线网络，如WiFi，2G或3G，或它们的组合。通信组件经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。通信组件还包括近场通信(NFC)模块，以促进短程通信。例如，在NFC模块可基于射频识别(RFID)技术，红外数据协会(IrDA)技术，超宽带(UWB)技术，蓝牙(BT)技术和其他技术来实现。

在一个示意性实施例中，显示器可以被一个或多个应用专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、处理器或其他电子元件实现。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本申请说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于系统及显示器实施例而言，由于其中的信号接收复位装置基本相似于信号接收复位装置的实施例，所以描述的比较简单，相关之处参见信号接收复位装置实施例中的说明即可。

以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims (8)

1.一种信号接收复位装置，其特征在于，所述装置包括：串并转换模块、时钟锁相模块、时钟管理模块、第一复位控制模块和第二复位控制模块，其中：

所述串并转换模块分别与所述时钟锁相模块、所述时钟管理模块和所述第一复位控制模块通信连接，所述第一复位控制模块还分别与所述时钟锁相模块、所述时钟管理模块和所述第二复位控制模块通信连接；

所述第二复位控制模块用于向所述第一复位控制模块发出全局复位信号；

所述第一复位控制模块用于根据所述全局复位信号向所述时钟锁相模块、所述串并转换模块和所述时钟管理模块发出复位信号，控制所述时钟锁相模块、所述第一复位控制模块和所述时钟管理模块实现复位，

所述时钟锁相模块、所述串并转换模块和所述时钟管理模块复位完成后分别向所述第一复位控制模块发出复位完成信号，以使得所述第一复位控制模块获知所述时钟锁相模块、所述串并转换模块和所述时钟管理模块的工作状态；

所述时钟管理模块解复位后接收所述串并转换模块解复位后发送的第一时钟信号，所述时钟管理模块用于将所述第一时钟信号锁定，并向所述串并转换模块输出稳定的第二时钟信号；

所述串并转换模块根据所述第二时钟信号稳定工作时钟后接收输入信号。

2.根据权利要求1所述的信号接收复位装置，其特征在于，所述串并转换模块包括第一串并转换单元和第二串并转换单元，所述第一串并转换单元和所述第二串并转换单元分别与所述第一复位控制模块和所述时钟管理模块通信连接，所述第一串并转换单元还用于向所述时钟管理模块发出所述第一时钟信号。

3.根据权利要求2所述的信号接收复位装置，其特征在于，所述时钟锁相模块包括第一时钟锁相模块和第二时钟锁相模块，所述第一时钟锁相模块与所述第一串并转换单元通信连接，所述第二时钟锁相模块与所述第二串并转换单元通信连接，所述第一时钟锁相模块和第二时钟锁相模块用于锁定接收到的参考时钟信号。

4.根据权利要求3所述的信号接收复位装置，其特征在于，还包括内部时钟接收模块，所述内部时钟接收模块分别与所述第一时钟锁相模块和第二时钟锁相模块通信连接，所述内部时钟接收模块用于接收外部晶振的参考时钟信号后分别发送给所述第一时钟锁相模块和第二时钟锁相模。

5.根据权利要求4所述的信号接收复位装置，其特征在于，当串并转换模块接收输入信号时，检测信号接收端的工作状态；

当所述信号接收端解复位，控制所述信号接收端进行缓存复位，以消除所述串并转换模块内部缓存的不确定性。

6.根据权利要求5所述的信号接收复位装置，其特征在于，所述第二复位控制模块还连接信号处理模块，所述第二复位控制模块用于控制所述信号处理模块进入复位状态，当所述信号接收端二次解复位，控制所述处理模块解复位。

7.一种信号接收复位系统，其特征在于，包括信号接收端和如权利要求1-6任一项所述的信号接收复位装置，所述信号接收复位装置与所述信号接收端通信连接，所述信号接收端接收的输入信号传输给所述信号接收复位装置，所述信号接收复位装置用于保证接收所述输入信号的稳定性。

8.一种显示器，其特征在于，包括：

显示屏；

处理器；

存储器，用于存储可执行指令；

如权利要求7所述的信号接收复位系统。

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