CN109412632A - 一种基于失真自适应的高速跳频收发通信装置 - Google Patents

Abstract

本发明公开了一种基于失真自适应的高速跳频收发通信装置，涉及高速跳频通信技术领域。其包括FPGA、高速收发射频芯片、上变频器、下变频器、乒乓快跳本振模块、时钟源和电源；所述FPGA用于实现基带复接器、失真自适应调制器、基带分接器、失真自适应解调器、时间窗及跳频切换脉冲产生模块和跳频图案映射模块。本发明可实现收发端的快速跳频同步，且系统具有一定的抗多径能力。本发明装置的核心模块均在FPGA中以全数字方式实现，无需传输TOD信息，具有跳速高，电路简单，可靠性高，稳定性好等特点。

Description

一种基于失真自适应的高速跳频收发通信装置

技术领域

本发明涉及跳频通信技术领域，特别是指一种基于失真自适应的高速跳频收发通信装置，可用作无需传输TOD信息、跳速在10000跳以上、跳频带宽达500MHz的高速跳频收发通信装置。

背景技术

传统的高速跳频通信系统大多采用差分QPSK调制解调技术，需要周期性传输TOD信息来实现收发端的跳频同步，且大部分跳频通信系统跳速多在几千跳，跳频带宽在250兆左右。这种高速跳频通信系统的抗多径能力较差。

此外，差分QPSK调制解调技术相比于相干QPSK调制解调技术来说，会使系统接收灵敏度恶化，而周期性传输TOD信息则会增加系统额外开销，降低系统的有效数据率。

发明内容

有鉴于此，本发明提出一种基于失真自适应的高速跳频收发通信装置，本装置电路简单，可靠性高，稳定性好，具有一定的抗多径能力。

为了实现上述目的，本发明采用了如下技术方案：

一种基于失真自适应的高速跳频收发通信装置，其包括FPGA、高速收发射频芯片、上变频器、下变频器、乒乓快跳本振模块、时钟源和电源；所述FPGA用于实现基带复接器、失真自适应调制器、基带分接器、失真自适应解调器、时间窗及跳频切换脉冲产生模块和跳频图案映射模块；

所述基带复接器用于将输入的业务数据进行成帧后送给失真自适应调制器；

所述失真自适应调制器将成帧后的信号进行全数字调制后送给高速收发射频芯片产生高中频发射信号；

所述失真自适应解调器接收高速收发射频芯片的中频信号，进行全数字解调后送给基带分接器；

所述基带分接器将解调后的信号进行分接后送出业务数据；

所述时间窗及跳频切换脉冲产生模块，用于根据基带分接器分接出来的帧头及位置，在每一基带数据帧保护间隔内产生跳频频点切换脉冲的时间窗；并用于根据时间窗，产生发端频点切换脉冲及索引、收端频点切换脉冲及索引，并送给跳频图案映射模块；

所述跳频图案映射模块，用于将时间窗及跳频切换脉冲产生模块中产生的发端频点切换脉冲及索引、收端切换脉冲及索引映射为乒乓快跳本振模块对应的频点索引，并将脉冲及索引打包后发送给乒乓快跳本振模块；

数据发送时，外部输入的业务数据经基带复接器成帧后送给失真自适应调制器，失真自适应调制器产生调制后的两路正交基带信号，并将两路正交基带信号送给高速收发射频芯片产生中高频发射信号，高速收发射频芯片产生的中高频发射信号被送至上变频器，上变频器在乒乓快跳本振模块的作用下产生高速跳频射频信号并进行输出；

数据接收时，外部输入的高速跳频射频信号送至下变频器，下变频器在乒乓快跳本振模块的作用下产生中频信号，并将中频信号送至高速收发射频芯片，高速收发射频芯片产生基带采样信号，并将基带采样信号送至失真自适应解调器进行全数字解调，解调后的信号送给基带分接器进行分接，分接出的业务数据被输出。

具体的，所述失真自适应调制器包括LDPC纠错编码器、星座映射器和4/5半余弦数字成形单元；

所述LDPC纠错编码器用于在时钟源的控制下将基带复接器成帧后的数据进行前向纠错编码并送入星座映射器；

所述星座映射器用于将纠错编码后的数据进行星座映射得到I路星座符号和Q路星座符号，并将I路星座符号、Q路星座符号分别送入4/5半余弦数字成形单元；

所述4/5半余弦数字成形单元用于将I路星座符号和Q路星座符号分别进行4/5半余弦数字成形处理，得到I路成形数据和Q路成形数据，并将它们分别输出。

具体的，所述失真自适应解调器包括数字匹配滤波器、逆调制载波环、梳齿滤波定时器、积分判决模块、并串转换模块和LDPC纠错译码模块；所述高速收发射频芯片产生的基带采样信号为I路零中频数字信号和Q路零中频数字信号；

数字匹配滤波器用于分别接收高速收发射频芯片输出的I路零中频数字信号和Q路零中频数字信号，在时钟的控制下对I路零中频数字信号和Q路零中频数字信号分别进行匹配滤波，并将滤波后的I路信号和滤波后的Q路信号分别等分为两路，其中，一路滤波后的I路信号和滤波后的Q路信号送入梳齿滤波定时器，另一路滤波后的I路信号和滤波后的Q路信号送给逆调制载波环；

梳齿滤波定时器利用滤波后的I路信号和滤波后的Q路信号计算出平方模值和，通过无限循环积分梳齿滤波器提纯后输出定时脉冲给积分判决模块；

逆调制载波环利用滤波后的I路信号、滤波后的Q路信号，以及积分判决模块反馈的I路信号和Q路信号产生鉴相信号，并将I路、Q路鉴相信号进行提纯后送给积分判决模块；

积分判决模块用于在定时脉冲控制下将逆调制载波环输出的I路鉴相信号和Q路鉴相信号进行积分并进行判决，将判决后的I路信号和Q路信号送给并串转换模块，同时将判决后的I路信号和Q路信号反馈给逆调制载波环；

并串转换模块用于将判决后的I路信号和Q路信号转换成串行的数据流，并送给LDPC纠错译码模块；

LDPC纠错译码模块用于将串行数据流进行纠错后送给基带分接器输出。

本发明与背景技术相比具有如下优点：

1、本发明无需传输TOD信息即可实现收发两端的跳频同步。本发明利用每一基带数据帧的帧头信息来产生跳频脉冲的时间窗，并在该窗口内产生发射和接收端跳频切换脉冲及索引，从而无需传输TOD信息，有效降低了系统开销。

2、本发明跳频速率高达每秒20000跳，跳频带宽达500MHz,具有较好的抗干扰及抗截获能力。

3、本发明失真自适应调制解调器具有一定的抗多径能力。由于失真自适应调制器采用4/5半余弦成形，因此可以对抗1/5符号间隔的多径。

4、本发明均在现场可编程逻辑器件中实现，具有电路简单，可靠性高，稳定性好等特点。

附图说明

图1是本发明的高速跳频收发通信装置电原理方框图。

图2是本发明基带复接器及失真自适应调制器的电原理方框图。

图3是本发明基带分接器及失真自适应解调器的电原理方框图。

具体实施方式

下面结合附图和具体实施方式对本发明做进一步的详细说明。

一种基于失真自适应的高速跳频收发通信装置，其包括FPGA、高速收发射频芯片、上变频器、下变频器、乒乓快跳本振模块、时钟源和电源；所述FPGA用于实现基带复接器、失真自适应调制器、基带分接器、失真自适应解调器、时间窗及跳频切换脉冲产生模块和跳频图案映射模块；

所述基带复接器用于将输入的业务数据进行成帧后送给失真自适应调制器；

所述失真自适应调制器将成帧后的信号进行全数字调制后送给高速收发射频芯片产生高中频发射信号；

所述失真自适应解调器接收高速收发射频芯片的中频信号，进行全数字解调后送给基带分接器；

所述基带分接器将解调后的信号进行分接后送出业务数据；

所述时间窗及跳频切换脉冲产生模块，用于根据基带分接器分接出来的帧头及位置，在每一基带数据帧保护间隔内产生跳频频点切换脉冲的时间窗；并用于根据时间窗，产生发端频点切换脉冲及索引、收端频点切换脉冲及索引，并送给跳频图案映射模块；

所述跳频图案映射模块，用于将时间窗及跳频切换脉冲产生模块中产生的发端频点切换脉冲及索引、收端切换脉冲及索引映射为乒乓快跳本振模块对应的频点索引，并将脉冲及索引打包后发送给乒乓快跳本振模块；

数据发送时，外部输入的业务数据经基带复接器成帧后送给失真自适应调制器，失真自适应调制器产生调制后的两路正交基带信号，并将两路正交基带信号送给高速收发射频芯片产生中高频发射信号，高速收发射频芯片产生的中高频发射信号被送至上变频器，上变频器在乒乓快跳本振模块的作用下产生高速跳频射频信号并进行输出；

数据接收时，外部输入的高速跳频射频信号送至下变频器，下变频器在乒乓快跳本振模块的作用下产生中频信号，并将中频信号送至高速收发射频芯片，高速收发射频芯片产生基带采样信号，并将基带采样信号送至失真自适应解调器进行全数字解调，解调后的信号送给基带分接器进行分接，分接出的业务数据被输出。

上述装置中，失真自适应调制器包括LDPC纠错编码器、星座映射器、4/5半余弦数字成形单元；

LDPC纠错编码器在时钟的控制下将基带复接器成帧后的数据进行前向纠错编码后送入星座映射器；

星座映射器用于将纠错编码后的数据进行星座映射得到I路星座符号和Q路星座符号，将I路星座符号、Q路星座符号能分别送入4/5半余弦数字成形单元；

4/5半余弦数字成形单元用于将I路星座符号和Q路星座符号分别进行4/5半余弦数字成形处理后得到成形处理后的I路成形数据和Q路成形数据并将其分别输出。

失真自适应解调器包括数字匹配滤波器、逆调制载波环、梳齿滤波定时器、积分判决模块、并串转换模块和LDPC纠错译码模块。

数字匹配滤波器用于分别接收模块输出的I路零中频数字信号、Q路零中频数字信号，在时钟的控制下对I路零中频数字信号和Q路零中频数字信号分别进行匹配滤波，并将滤波后的I路信号和滤波后的Q路信号均分为两路，一路送入梳齿滤波定时器，另一路送给逆调制载波环；

梳齿滤波定时器利用滤波后的I路信号和滤波后的Q路信号计算出平方模值和，通过无限循环积分梳齿滤波器提纯后输出定时脉冲给积分判决模块；

逆调制载波环利用滤波后的I路信号、滤波后的Q路信号、积分判决后的I路输出、积分判决后的Q路输出产生鉴相信号，并将鉴相信号进行提纯后送给；

积分判决模块用于在定时脉冲控制下将逆调制载波环输出的I路信号和Q路信号进行积分并进行判决，将判决后的I和Q送给并串转换模块；

并串转换模块用于将判决后的I和Q转换成串行的数据流送给LDPC纠错译码模块；

LDPC纠错译码模块用于将解调出的串行数据流进行纠错后送给基带分接器模块输出。

以下为一个更具体的例子。参照图1至图3，一种基于失真自适应的高速跳频收发通信装置，其包括基带复接器1、失真自适应调制器2、AD9361模块3（即高速收发射频芯片）、上变频器4、乒乓快跳本振模块5、下变频器6、失真自适应解调器7、基带分接器8、时间窗及跳频切换脉冲产生模块9、跳频图案映射模块10、TCXO时钟源11和电源12，其中，基带复接器1、失真自适应调制器2、失真自适应解调器7、基带分接器8、时间窗及跳频切换脉冲产生模块9、跳频图案映射模块10基于FPGA实现。图1是本发明的高速跳频收发通信装置电原理方框图，实施例按图1连接线路。

基带复接器1将外部接口A输入的业务数据进行基带组帧后输出至失真自适应调制器2；失真自适应调制器2经过LDPC纠错编码、星座映射及4/5半余弦成形后输出两路基带数字成形信号；两路基带数字成形信号经过AD9361模块3后转换成两路模拟中频信号；两路模拟中频信号与乒乓快跳本振模块5产生的跳频发本振通过上变频器4调制到端口C输出射频信号；下变频器6将由端口D接收的射频输入信号与乒乓快跳本振模块5产生的跳频收本振混频后送至AD9361模块3进行模数采样，采样后的信号送至失真自适应解调器7进行解调，最后将解调出的比特数据流送给基带分接器8，基带分接器8将分接出的帧头送给时间窗及跳频切换脉冲产生模块9，将分接出的业务数据送给端口B输出；时间窗及跳频切换脉冲产生模块9根据基带分接器8产生的帧头产生时间窗并在此窗口内产生发射跳频切换脉冲及频点索引，收端跳频切换脉冲及频点索引；而后送入跳频图案映射模块10进行频点索引映射，并将收发频点切换脉冲及频点索引打包成RS422数据格式通过RS422总线送给乒乓快跳本振模块5；TCXO时钟源参考时钟送往基带复接器1、失真自适应调制器2、失真自适应解调器7、基带分接器8、时间窗及跳频切换脉冲产生模块9、调频图案映射模块10，为其提供处理时钟信号。

上述失真自适应调制器的作用是将输入的业务数据成帧后进行纠错编码，再进行星座映射及半余弦数字成形，从而实现信号的限带传输。它由LDPC纠错编码器13、星座映射器14、数字成形单元15组成，图2是本发明基带复接器及失真自适应调制器的电原理图，实施例按图2连接线路。

外部输入的业务数据经基带复接器1进行基带组帧后送入LDPC纠错编码器13，完成前向纠错编码后送入星座映射器14；星座映射器14完成信号的星座映射后送入4/5半余弦数字成形单元，从而提高频谱利用率。实施例LDPC纠错编码器13、星座映射器14、星座映射器17、4/5半余弦数字成形单元15均由美国Altera公司生产的StratixVI GX系列FPGA芯片制作。

上述失真自适应解调器的作用是完成零中频接收信号的最佳接收，同时完成信号的LDPC译码，并从解调比特流中分离出业务数据及帧头，并将帧头送给时间窗及跳频切换脉冲产生模块9。它由数字匹配滤波器16、逆调制载波环17、梳齿滤波定时器18、判决积分模块19、并串转换模块20和LDPC纠错译码模块21组成。图3是本发明基带分接器及失真自适应解调器的电原理图，实施例按图3连接线路。

AD9361模块3输出的零中频数字采样信号送入数字匹配滤波器16完成信号的匹配滤波并将滤波后的I路信号和滤波后的Q路信号均分为两路，一路送入梳齿滤波定时器18，另一路送给逆调制载波环17；梳齿滤波定时器18利用滤波后的I路信号和滤波后的Q路信号计算出平方模值和，通过无限循环积分梳齿滤波器提纯后输出定时脉冲给积分判决模块19；逆调制载波环17利用滤波后的I路信号、滤波后的Q路信号、积分判决后的I路输出、积分判决后的Q路输出产生鉴相信号，并将鉴相信号进行提纯后送给17；积分判决模块19在定时脉冲控制下将逆调制载波环17输出的I路信号和Q路信号进行积分并进行判决，将判决后的I和Q送给并串转换模块20；并串转换模块20将判决后的I和Q转换成串行的数据流送给LDPC纠错译码模块21；LDPC纠错译码模块21将解调出的串行数据流进行纠错后送给基带分接器模块8输出。实施例数字匹配滤波器16、逆调制载波环17、梳齿滤波定时器18、判决积分模块19、并串转换模块20和LDPC纠错译码模块21均由美国Altera公司生产的StratixVI GX系列FPGA芯片制作。

上述时间窗及跳频切换脉冲产生模块的作用是根据基带分接器分接出来的帧头及位置，在每一基带数据帧保护间隔内产生跳频频点切换脉冲的时间窗。发射频点切换脉冲在此窗口内每50us产生一次并产生相应频点索引，遍历所有跳频频点后循环进行。收端则采用等待式搜索法，在某一频点上等待整个跳频频点周期，若捕获到帧头则在当前数据帧时间窗内产生下一跳的先验频点切换脉冲及索引。若收端连续再次之后再次捕获到帧头则立即进入跳频同步阶段，每隔50us在时间窗内产生收端跳频切换脉冲及索引，并送给跳频图案映射模块10。

跳频图案映射模块10用于将模块9中产生的发端频点切换脉冲及索引、收端切换脉冲及索引映射为乒乓快跳本振模块5对应的频点索引，并将脉冲及索引打包为RS422数据包格式通过RS422总线发送给乒乓快跳本振模块5。

本装置的简要工作原理如下：

在发端，基带复接器1将外部接口A输入的业务数据进行基带组帧后输出至失真自适应调制器2；失真自适应调制器2经过LDPC纠错编码、星座映射及4/5半余弦成形后输出两路基带数字成形信号；2路基带数字成形信号经过AD9361模块3后转换成2路模拟中频信号；2路模拟中频信号与乒乓快跳本振模块5产生的跳频发本振通过上变频器4调制到端口C输出射频信号。

在收端，下变频器6将由端口D接收的射频输入信号与乒乓快跳本振模块5产生的跳频收本振混频后送至AD9361模块3进行模数采样，采样后的信号送至失真自适应解调器7进行解调，最后将解调出的比特数据流送给基带分接器8，基带分接器8将分接出的帧头送给时间窗及跳频切换脉冲产生模块9，将分接出的业务数据送给端口B输出；时间窗及跳频切换脉冲产生模块9根据基带分接器8产生的帧头产生时间窗并在此窗口内产生发射跳频切换脉冲及频点索引，收端跳频切换脉冲及频点索引；而后送入跳频图案映射模块10进行频点索引映射，并将收发频点切换脉冲及频点索引打包送给乒乓快跳本振模块5。

总之，本发明提出了一种基于失真自适应相干解调技术且无需传输TOD信息的高速跳频收发通信装置。其利用了失真自适应调制解调技术，并充分利用了基带分接器中每一数据帧帧头信息以及基于时间窗的高速跳频切换脉冲产生技术，可以实时控制映射后的跳频图案，从而实现收发端的快速跳频同步，跳速高达每秒20000跳。

本发明装置的核心模块均在FPGA中以全数字方式实现，无需传输TOD信息。该装置相比于传统的跳频通信装置具有接收灵敏度高、系统开销小、跳速高、跳频带宽宽等特点，电路简单，可靠性高，稳定性好，同时还具有一定的抗多径能力。

需要理解的是，上述对于本专利具体实施方式的叙述仅仅是为了便于本领域普通技术人员理解本专利方案而列举的示例性描述，并非暗示本专利的保护范围仅仅被限制在这些个例中，本领域普通技术人员完全可以在对本专利技术方案做出充分理解的前提下，以不付出任何创造性劳动的形式，通过对本专利所列举的各个例采取组合技术特征、替换部分技术特征、加入更多技术特征等等方式，得到更多的具体实施方式，所有这些具体实施方式均在本专利权利要求书的涵盖范围之内，因此，这些新的具体实施方式也应在本专利的保护范围之内。

Claims (3)

1.一种基于失真自适应的高速跳频收发通信装置，其特征在于，包括FPGA、高速收发射频芯片、上变频器、下变频器、乒乓快跳本振模块、时钟源和电源；所述FPGA用于实现基带复接器、失真自适应调制器、基带分接器、失真自适应解调器、时间窗及跳频切换脉冲产生模块和跳频图案映射模块；

所述基带复接器用于将输入的业务数据进行成帧后送给失真自适应调制器；

所述失真自适应调制器将成帧后的信号进行全数字调制后送给高速收发射频芯片产生高中频发射信号；

所述失真自适应解调器接收高速收发射频芯片的中频信号，进行全数字解调后送给基带分接器；

所述基带分接器将解调后的信号进行分接后送出业务数据；

所述时间窗及跳频切换脉冲产生模块，用于根据基带分接器分接出来的帧头及位置，在每一基带数据帧保护间隔内产生跳频频点切换脉冲的时间窗；并用于根据时间窗，产生发端频点切换脉冲及索引、收端频点切换脉冲及索引，并送给跳频图案映射模块；

所述跳频图案映射模块，用于将时间窗及跳频切换脉冲产生模块中产生的发端频点切换脉冲及索引、收端切换脉冲及索引映射为乒乓快跳本振模块对应的频点索引，并将脉冲及索引打包后发送给乒乓快跳本振模块；

数据发送时，外部输入的业务数据经基带复接器成帧后送给失真自适应调制器，失真自适应调制器产生调制后的两路正交基带信号，并将两路正交基带信号送给高速收发射频芯片产生中高频发射信号，高速收发射频芯片产生的中高频发射信号被送至上变频器，上变频器在乒乓快跳本振模块的作用下产生高速跳频射频信号并进行输出；

数据接收时，外部输入的高速跳频射频信号送至下变频器，下变频器在乒乓快跳本振模块的作用下产生中频信号，并将中频信号送至高速收发射频芯片，高速收发射频芯片产生基带采样信号，并将基带采样信号送至失真自适应解调器进行全数字解调，解调后的信号送给基带分接器进行分接，分接出的业务数据被输出。

2.根据权利要求1所述的基于失真自适应的高速跳频收发通信装置，其特征在于，所述失真自适应调制器包括LDPC纠错编码器、星座映射器和4/5半余弦数字成形单元；

所述LDPC纠错编码器用于在时钟源的控制下将基带复接器成帧后的数据进行前向纠错编码并送入星座映射器；

所述星座映射器用于将纠错编码后的数据进行星座映射得到I路星座符号和Q路星座符号，并将I路星座符号、Q路星座符号分别送入4/5半余弦数字成形单元；

所述4/5半余弦数字成形单元用于将I路星座符号和Q路星座符号分别进行4/5半余弦数字成形处理，得到I路成形数据和Q路成形数据，并将它们分别输出。

3.根据权利要求1所述的基于失真自适应的高速跳频收发通信装置，其特征在于，所述失真自适应解调器包括数字匹配滤波器、逆调制载波环、梳齿滤波定时器、积分判决模块、并串转换模块和LDPC纠错译码模块；所述高速收发射频芯片产生的基带采样信号为I路零中频数字信号和Q路零中频数字信号；

数字匹配滤波器用于分别接收高速收发射频芯片输出的I路零中频数字信号和Q路零中频数字信号，在时钟的控制下对I路零中频数字信号和Q路零中频数字信号分别进行匹配滤波，并将滤波后的I路信号和滤波后的Q路信号分别等分为两路，其中，一路滤波后的I路信号和滤波后的Q路信号送入梳齿滤波定时器，另一路滤波后的I路信号和滤波后的Q路信号送给逆调制载波环；

梳齿滤波定时器利用滤波后的I路信号和滤波后的Q路信号计算出平方模值和，通过无限循环积分梳齿滤波器提纯后输出定时脉冲给积分判决模块；

逆调制载波环利用滤波后的I路信号、滤波后的Q路信号，以及积分判决模块反馈的I路信号和Q路信号产生鉴相信号，并将I路、Q路鉴相信号进行提纯后送给积分判决模块；

积分判决模块用于在定时脉冲控制下将逆调制载波环输出的I路鉴相信号和Q路鉴相信号进行积分并进行判决，将判决后的I路信号和Q路信号送给并串转换模块，同时将判决后的I路信号和Q路信号反馈给逆调制载波环；

并串转换模块用于将判决后的I路信号和Q路信号转换成串行的数据流，并送给LDPC纠错译码模块；

LDPC纠错译码模块用于将串行数据流进行纠错后送给基带分接器输出。