CN109407057A - 一种s波段测波雷达的信号源 - Google Patents

Abstract

本发明提供一种S波段测波雷达的信号源，包括集成设置在一块印制电路板上的时钟分配转换、同步触发、直接数字频率合成1、直接数字频率合成2、锁相环、第一本振处理模块、射频信号处理模块和第二本振处理模块；所述时钟分配转换的输出端分别连接直接数字频率合成1、直接数字频率合成2及锁相环；所述直接数字频率合成1与第二本振处理模块连接，第二本振处理模块输出第二本振信号；所述直接数字频率合成2与射频信号处理模块连接；所述锁相环与第一本振处理模块连接，所述第一本振处理模块的第一输出端输出第一本振信号，第二输出端与射频信号处理模块的第二输入端连接。本发明提高了S波段测波雷达系统的相干性、稳定性。

Description

一种S波段测波雷达的信号源

技术领域：

本发明涉及微波多普勒雷达技术领域，尤其涉及一种S波段测波雷达信号源。

背景技术

海洋是孕育人类生命的摇篮，是国家安全保障的依托，也是经济发展的重要支撑。随着陆地资源的减少，探测海洋，利用海洋已成为全球的共识。在海洋环境监测与研究中，海浪的有效观测和研究对于海洋资源开发、海洋灾害预防都有着重要的实际意义。传统的获取海洋动力学参数的方法主要是接触式的测量，例如：座底式压力传感器、浮标、潜标、海上平台实测。然而这类方法虽然测量准确，但却有着无法全面反映待测海域真实海况、单点测量、作业困难等问题。

近年来，科学技术的发展扩展了海洋探测的手段，微波多普勒雷达应运而生。微波多普勒雷达是一种利用多普勒原理，根据线性波浪理论通过测量海面水质点速度获取海浪信息的新型雷达。其具有海浪探测精度高、易于实现稳定、可靠和实时连续测量等优点。该类雷达的硬件设计中，传统方案是将信号产生电路和射频处理电路作为两个模块单独设计，再通过射频电缆将其连接，这样虽可以确保两个模块单独工作时都具有较好的性能，但在实际应用中，却对模块之间的连接提出了较高的要求，且增大了系统体积，不利用小型化、紧凑设计。相干工作时，电缆上的线路干扰和传输延时会直接影响雷达系统的性能。

发明内容

本发明所要解决的技术问题是克服现有技术的不足，提供一种S波段测波雷达的信号源。

为解决上述技术问题，本发明采用如下技术方案：

一种S波段测波雷达的信号源，包括集成设置在一块印制电路板上的时钟分配转换、同步触发、直接数字频率合成1、直接数字频率合成2、锁相环、第一本振处理模块、射频信号处理模块和第二本振处理模块；

所述时钟分配转换的输入端用于输入外部时钟信号，所述时钟分配转换的输出端分别连接直接数字频率合成1、直接数字频率合成2及锁相环；

所述同步触发的输入端用于输入外部同步触发信号，所述同步触发的第一输出端与射频信号处理模块连接，第二输出端输出为接收机提供同步触发信号；

所述直接数字频率合成1的输入端用于输入相应的控制信号，所述直接数字频率合成1的输出端与第二本振处理模块输入端连接，所述第二本振处理模块输出端输出第二本振信号，供接收机使用；

所述直接数字频率合成2的输入端用于输入相应的控制信号，所述直接数字频率合成2的输出端与射频信号处理模块第一输入端连接；

所述锁相环的输入端用于输入相应的控制信号，所述锁相环的输出端与第一本振处理模块的输入端连接，所述第一本振处理模块的第一输出端输出第一本振信号，供接收机使用，第二输出端与射频信号处理模块的第二输入端连接；

所述射频信号处理模块的输出端输出射频信号，供后续的发射使用。

而且，所述时钟分配转换，从输入端到输出端有依次连接的一个时钟缓冲器和一个单端转差分芯片；其中所述时钟缓冲器的输入端用于输入外部时钟信号，其输出端中的一路作为所述时钟分配转换的输出，所述单端转差分芯片输出的两路差分信号作为所述时钟分配转换输出的另两路。

而且，所述同步触发，通过一个施密特触发缓冲器来实现；所述施密特触发缓冲器的输入端用于输入外部同步触发信号，所述施密特触发缓冲器输出端输出同步触发信号，供后续同步触发使用。

而且，所述直接数字频率合成1，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS1控制信号，所述π型网络的输出端作为所述直接数字频率合成1的输出端。

而且，所述直接数字频率合成2，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS2控制信号，所述π型网络的输出端作为所述直接数字频率合成2的输出端。

而且，所述锁相环，从输入端到输出端有依次连接的一个锁相环芯片、一个π型网络和一个带通滤波器；其中所述锁相环芯片用于输入所述时钟转换分配输出端所输出的时钟信号和锁相环控制信号，所述带通滤波器的输出端作为所述锁相环的输出端。

而且，所述第一本振处理模块，从输入端到输出端有依次连接的第一个π型网络、第一个放大器、第二个π型网络、第二个放大器、一个带通滤波器、一个功率分配器和第三个π型网络；其中所述第一个π型网络用于输入所述锁相环输出端所输出的信号，所述功率分配器的一输出端作为所述第一本振处理模块的一输出端，所述第三个π型网络的输出端作为所述第一本振处理模块的另一输出端，用于输出第一本振信号。

而且，所述射频信号处理模块，从输入端到输出端有依次连接的一个低通滤波器、一个电子开关、一个混频器、一个带通滤波器、第一个放大器、第一个π型网络、第二个放大器和第二个π型网络；其中，所述电子开关的一输入端输入同步脉冲TP，另一输入端用于输入所述第一本振处理模块输出端所输出的信号，所述低通滤波器的输入端用于输入所述直接数字频率合成2输出端所输出的信号，所述第二个π型网络的输出端作为所述射频信号处理模块的输出端，用于输出发射信号。

而且，所述第二本振处理模块，从输入端到输出端有依次连接的第一个低通滤波器、第一个π型网络、一个放大器、第二个π型网络和第二个低通滤波器；其中，所述第一个低通滤波器的输入端用于输入所述直接数字频率合成1输出端所输出的信号，所述第二个低通滤波器的输出端作为所述第二本振处理模块的输出端，用于输出第二本振信号；

而且，所述S波段测波雷达的信号源的输入信号分别为通过上位机接口提供的锁相环控制信号、DDS1控制信号、DDS2控制信号，外部时钟信号和外部同步触发信号。

在S波段测波雷达系统中，对调频信号有较大的时宽、带宽，高稳定性相干性等要求，信号源性能是决定这些工作性能的关键因素。与现有技术相比，本发明具有以下优点和有效效果：

1、本发明将信号产生部分与射频信号处理部分合为一体，以此取代传统方案中分模块设计再通过射频电缆连接的方式，减小了电路板面积，没有了射频电缆连接带来的可靠性、匹配等影响，降低了硬件成本，提高了S波段测波雷达系统的相干性、稳定性，有利于系统小型化、紧凑设计。

2、本发明的信号波形产生以直接数字频率合成技术(DDS)为基础，控制信号为上位机接口中的数字信号，可通过外接上位机进行控制，可靠性、灵活性高，且具有二次开发潜力。

3、本发明中的两个直接数字频率合成器均采用AD9915，根据其同步机制，将一个AD9915用作主时钟参考，另一个为该主机的从机，可保证两芯片具有相同的时钟状态，同步工作，保证了雷达信号源的相干性。

4、本发明中的锁相环电路采用的锁相环芯片具有超低相位噪声，产生的信号相位噪声低、信噪比高，有助于提高雷达系统的灵敏度。

附图说明

图1为本发明实施例提供的一种S波段测波雷达的信号源电路框图。

图2为本发明实施例中的时钟分配转换电路框图。

图3为本发明实施例中的同步触发电路框图。

图4为本发明实施例中的直接数字频率合成1电路框图。

图5为本发明实施例中的直接数字频率合成2电路框图。

图6为本发明实施例中的锁相环电路框图。

图7为本发明实施例中的第一本振处理模块电路框图。

图8为本发明实施例中的射频信号处理模块电路框图。

图9为本发明实施例中的第二本振处理模块电路框图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

图1为本发明实施例提供的一种S波段测波雷达的信号源电路框图。如附图1所示，本发明实施例所述的一种S波段测波雷达的信号源，包括在一块印制电路板上集成实现的时钟分配转换、同步触发、直接数字频率合成1、直接数字频率合成2、锁相环、第一本振处理模块、射频信号处理模块和第二本振处理模块。本方案的信号波形产生以直接数字频率合成技术(DDS)为基础，通过改进传统的信号产生电路与射频处理电路组成形式等方法，为S波段测波雷达接收机模拟前端提供两个本振信号，一个同步触发信号，为雷达发射机提供一个射频信号。

将信号产生部分和射频处理部分的连接接口去除，并绘制在一块印制电路板上，避免了由于外部接口接触不良、装配不当等原因造成的信号质量变差、系统工作不稳定的情况。

所述时钟分配转换的输入端用于输入外部时钟信号，所述时钟分配转换的输出端分别连接直接数字频率合成1、直接数字频率合成2及锁相环；所述同步触发的输入端用于输入外部同步触发信号，所述同步触发的第一输出端与射频信号处理模块连接，第二输出端输出为接收机提供的同步触发信号；所述直接数字频率合成1的输入端用于输入相应的控制信号，所述直接数字频率合成1的输出端与第二本振处理模块输入端连接，所述第二本振处理模块输出端输出第二本振信号，供接收机使用；所述直接数字频率合成2的输入端用于输入相应的控制信号，所述直接数字频率合成2的输出端与射频信号处理模块第一输入端连接；所述锁相环的输入端用于输入相应的控制信号(即锁相环控制信号)，所述锁相环的输出端与第一本振处理模块的输入端连接，所述第一本振处理模块的第一输出端输出第一本振信号，供接收机使用，第二输出端与射频信号处理模块的第二输入端连接，所述射频信号处理模块的输出端输出射频信号，供后续的发射使用；

在本方案中，所述S波段测波雷达的信号源的输入信号分别为上位机接口中的锁相环控制信号、DDS1控制信号、DDS2控制信号，外部时钟信号和外部触发信号；

所述上位机接口中的锁相环控制信号、DDS1控制信号、DDS2控制信号为3.3V TTL电平的数字信号；所述外部时钟信号频率为40MHz；所述外部触发信号为3.3V TTL电平的数字信号。

所述信号源的五路输入信号经过所述信号源，输出一个频率为2.27GHz，功率为+7dBm的正弦波信号LO1，作为S波段测波雷达接收机模拟前端的第一本振信号；输出一个频率为2.82-2.88GHz，功率为0dBm的线性调频中断连续波信号RF，作为S波段测波雷达发射机的发射信号；输出一个频率为538.6MHz，带宽为30MHz功率为+7dBm的线性调频连续波信号LO2，作为S波段测波雷达接收机模拟前端的第二本振信号；输出一个满足3.3V TTL电平的外部触发信号，作为S波段测波雷达接收机的同步触发信号。

图2为本发明实施例中的时钟分配转换电路框图。如附图2所示，本实例中，所述时钟分配转换，从输入端到输出端有依次连接的一个时钟缓冲器和一个单端转差分芯片；其中所述时钟缓冲器的输入端用于输入外部时钟信号，其输出端中的一路作为所述时钟分配转换输出端的一路，其输出端中的另一路作为单端转差分芯片的输入，所述单端转差分芯片输出的两路差分信号作为所述时钟分配转换输出的另两路；在所述时钟分配转换中，所述时钟缓冲器采用ICS524，其最大偏斜输出为50ps；所述单端转差分芯片采用ADI公司的ADCLK925BCPZ，其传播延迟95ps，最大切换率7.5GHz；

图3为本发明实施例中的同步触发电路框图。如附图3所示，本实例中，在所述同步触发中，所述施密特触发缓冲器采用SN74LVC2G17；

图4为本发明实施例中的直接数字频率合成1电路框图。如附图4所示，在本实例中，所述直接数字频率合成1，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS1控制信号，所述π型网络的输出端作为所述直接数字频率合成1的输出端，连接到第二本振处理模块；在所述直接数字频率合成1中，所述直接数字频率合成芯片采用ADI公司的AD9915，其内部时钟为2.5GSPS，集成12bitDAC，频率调谐分辨率为135pHz，相位调谐分辨率为16bit，幅度分辨率12bit，宽带无杂散动态范围＜-57dBc；所述变压器采用Mini-Circuits公司的ADT1-1WT+，其插入损耗1.18dB，相位不平衡2.02Deg；

图5为本发明实施例中的直接数字频率合成2电路框图。如附图5所示，在本实例中，所述直接数字频率合成2，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS2控制信号，所述π型网络的输出端作为所述直接数字频率合成2的输出端，连接到射频信号处理模块；在所述直接数字频率合成2中，所述直接数字频率合成芯片采用ADI公司的AD9915，其内部时钟为2.5GSPS，集成12bitDAC，频率调谐分辨率为135pHz，相位调谐分辨率为16bit，幅度分辨率12bit，宽带无杂散动态范围＜-57dBc；所述变压器采用Mini-Circuits公司的ADT1-1WT+，其插入损耗1.18dB，相位不平衡2.02Deg；

图6为本发明实施例中的锁相环电路框图。如附图6所示，在本实例中，所述锁相环，从输入端到输出端有依次连接的一个锁相环芯片、一个π型网络和一个带通滤波器；其中所述锁相环芯片用于输入所述时钟转换分配输出端所输出的时钟信号和锁相环控制信号，所述带通滤波器的输出端作为所述锁相环的输出端，连接到第一本振处理模块；在所述锁相环中，所述锁相环芯片采用ADI公司的HMC833LP6GE，其射频带宽为25-6000MHz，最大鉴相率100MHz，典型相位噪声-110dBc/Hz；所述带通滤波器采用Mini-Circuits公司的BFCN-2275+，其通带范围为2170-2380MHz，调整所述锁相环中π型网络使得阻抗匹配；

图7为本发明实施例中的第一本振处理模块电路框图。如附图7所示，在本实例中，所述第一本振处理模块，从输入端到输出端有依次连接的第一个π型网络、第一个放大器、第二个π型网络、第二个放大器、一个带通滤波器、一个功率分配器和第三个π型网络；其中所述第一个π型网络用于输入所述锁相环输出端所输出的信号，所述功率分配器的一输出端作为所述第一本振处理模块的一输出端，连接到射频信号处理模块，所述第三个π型网络的输出端作为所述第一本振处理模块的另一输出端，用于输出第一本振信号；在所述第一本振处理模块中，所述第一个放大器采用Mini-Circuits公司的Gali59，其增益16.7dB；所述第二个放大器采用Mini-Circuits公司的Gali-84+，其增益16.7dB，噪声系数典型值为4.4；所述带通滤波器采用Mini-Circuits公司的BFCN-2275+，其通带范围为2170-2380MHz；所述功率分配器采用SP-2U2+，调整所述第一本振处理模块中π型网络使得所述第一本振处理模块每个输出端的输出功率为+7dBm；

图8为本发明实施例中的射频信号处理模块电路框图。如附图8所示，在本实例中，所述射频信号处理模块，包括一个低通滤波器、一个电子开关、一个混频器、一个带通滤波器、第一个放大器、第一个π型网络、第二个放大器和第二个π型网络；低通滤波器和电子开关分别接入混频器，混频器的输出和带通滤波器、第一个放大器、第一个π型网络、第二个放大器和第二个π型网络依次链接；其中，所述电子开关的一输入端输入同步脉冲TP，另一输入端用于输入所述第一本振处理模块输出端所输出的信号，所述低通滤波器的输入端用于输入所述直接数字频率合成2输出端所输出的信号，所述第二个π型网络的输出端作为所述射频信号处理模块的输出端，用于输出发射信号；在所述射频信号处理模块中，所述低通滤波器采用Mini-Circuits公司的LFCN-630+，其通带范围为DC-630MHz；所述电子开关采用SKY13286-359LF，其控制电平为TTL电平，高电平导通；所述混频器采用Mini-Circuits公司的ADE-18W，其本振(LO)频率范围为1750-3500MHz，射频(RF)频率范围1750-3500MHz，中频(IF)频率范围DC-700MHz，本振射频隔离度20dB，本振中频隔离度7dB，转换损耗典型值5.4dB；所述带通滤波器采用Mini-Circuits公司的BFCN-2850+，其通带范围为2750-2950MHz；所述第一个放大器采用Mini-Circuits公司的Gali39，其增益17.7dB；所述第二个放大器采用Mini-Circuits公司的Gali59，其增益16.7dB；调整所述射频信号处理模块中的π型网络使得所述射频信号处理模块的输出功率为0dBm；

图9为本发明实施例中的第二本振处理模块电路框图。如附图9所示，在本实例中，所述第二本振处理模块，从输入端到输出端有依次连接的第一个低通滤波器、第一个π型网络、一个放大器、第二个π型网络和第二个低通滤波器；其中，所述第一个低通滤波器的输入端用于输入所述直接数字频率合成1输出端所输出的信号，所述第二个低通滤波器的输出端作为所述第二本振处理模块的输出端，用于输出第二本振信号。在所述第二本振处理模块中，所述第一个低通滤波器采用Mini-Circuits公司的LFCN-530+，其通带范围为DC-530MHz；所述放大器采用Mini-Circuits公司的Gali-74+，其增益20dB，噪声系数典型值2.7dB；所述第二个低通滤波器采用Mini-Circuits公司的LFCN-530+，其通带范围为DC-530MHz，调整所述π型网络使得所述第二本振处理模块的输出功率为+7dBm；

在同步触发输入端脉冲TP为低电平时，所述射频信号处理模块输出的射频信号为噪声。

以上的具体实施例仅是对本发明作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施做修改或类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求所定义的范围。

Claims (10)

1.一种S波段测波雷达的信号源，其特征在于：包括集成设置在一块印制电路板上的时钟分配转换、同步触发、直接数字频率合成1、直接数字频率合成2、锁相环、第一本振处理模块、射频信号处理模块和第二本振处理模块；

所述时钟分配转换的输入端用于输入外部时钟信号，所述时钟分配转换的输出端分别连接直接数字频率合成1、直接数字频率合成2及锁相环；

所述同步触发的输入端用于输入外部同步触发信号，所述同步触发的第一输出端与射频信号处理模块连接，第二输出端输出为接收机提供同步触发信号；

所述直接数字频率合成1的输入端用于输入相应的控制信号，所述直接数字频率合成1的输出端与第二本振处理模块输入端连接，所述第二本振处理模块输出端输出第二本振信号，供接收机使用；

所述直接数字频率合成2的输入端用于输入相应的控制信号，所述直接数字频率合成2的输出端与射频信号处理模块第一输入端连接；

所述锁相环的输入端用于输入相应的控制信号，所述锁相环的输出端与第一本振处理模块的输入端连接，所述第一本振处理模块的第一输出端输出第一本振信号，供接收机使用，第二输出端与射频信号处理模块的第二输入端连接；

所述射频信号处理模块的输出端输出射频信号，供后续的发射使用。

2.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述时钟分配转换，从输入端到输出端有依次连接的一个时钟缓冲器和一个单端转差分芯片；其中所述时钟缓冲器的输入端用于输入外部时钟信号，其输出端中的一路作为所述时钟分配转换的输出，所述单端转差分芯片输出的两路差分信号作为所述时钟分配转换输出的另两路。

3.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述同步触发，通过一个施密特触发缓冲器来实现；所述施密特触发缓冲器的输入端用于输入外部同步触发信号，所述施密特触发缓冲器输出端输出同步触发信号，供后续同步触发使用。

4.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述直接数字频率合成1，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS1控制信号，所述π型网络的输出端作为所述直接数字频率合成1的输出端。

5.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述直接数字频率合成2，从输入端到输出端有依次连接的一个直接数字频率合成芯片、一个变压器和一个π型网络；其中，所述直接数字频率合成芯片的时钟信号为所述时钟分配转换中单端转差分芯片输出的一路，且所述直接数字频率合成芯片的输入端用于输入上位机接口中的DDS2控制信号，所述π型网络的输出端作为所述直接数字频率合成2的输出端。

6.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述锁相环，从输入端到输出端有依次连接的一个锁相环芯片、一个π型网络和一个带通滤波器；其中所述锁相环芯片用于输入所述时钟转换分配输出端所输出的时钟信号和锁相环控制信号，所述带通滤波器的输出端作为所述锁相环的输出端。

7.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述第一本振处理模块，从输入端到输出端有依次连接的第一个π型网络、第一个放大器、第二个π型网络、第二个放大器、一个带通滤波器、一个功率分配器和第三个π型网络；其中所述第一个π型网络用于输入所述锁相环输出端所输出的信号，所述功率分配器的一输出端作为所述第一本振处理模块的一输出端，所述第三个π型网络的输出端作为所述第一本振处理模块的另一输出端，用于输出第一本振信号。

8.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述射频信号处理模块，从输入端到输出端有依次连接的一个低通滤波器、一个电子开关、一个混频器、一个带通滤波器、第一个放大器、第一个π型网络、第二个放大器和第二个π型网络；其中，所述电子开关的一输入端输入同步脉冲TP，另一输入端用于输入所述第一本振处理模块输出端所输出的信号，所述低通滤波器的输入端用于输入所述直接数字频率合成2输出端所输出的信号，所述第二个π型网络的输出端作为所述射频信号处理模块的输出端，用于输出发射信号。

9.根据权利要求1所述的一种S波段测波雷达的信号源，其特征在于：所述第二本振处理模块，从输入端到输出端有依次连接的第一个低通滤波器、第一个π型网络、一个放大器、第二个π型网络和第二个低通滤波器；其中，所述第一个低通滤波器的输入端用于输入所述直接数字频率合成1输出端所输出的信号，所述第二个低通滤波器的输出端作为所述第二本振处理模块的输出端，用于输出第二本振信号。

10.根据权利要求1或2或3或4或5或6或7或8或9所述的一种S波段雷达的信号源，其特征在于：所述S波段测波雷达的信号源的输入信号分别为通过上位机接口提供的锁相环控制信号、DDS1控制信号、DDS2控制信号，外部时钟信号和外部同步触发信号。