CN109302255B - 时间同步控制方法、装置、系统及计算机可读存储介质 - Google Patents

时间同步控制方法、装置、系统及计算机可读存储介质 Download PDF

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Abstract

本发明公开了SOE系统的FPGA接收到控制主站的校准信息，对所述校准信息进行提取和解析，获取第二时间信息；根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；根据所述SOE系统校准信息进行时间同步控制。本方法采用SOE系统的FPGA并行处理的特点并且通过第二时间信息和第二参考信息进行计算得到SOE系统校准信息，达到时钟校准的目的，避免了串行运算造成的时间精准度差的缺点，实现了高实时性同步数据信息的要求。本申请还提供了一种时间同步控制装置、系统和计算机可读存储介质具有上述有益效果。

Description

时间同步控制方法、装置、系统及计算机可读存储介质
技术领域
本申请涉及时间控制技术领域，特别涉及时间同步控制方法、装置、系统及计算机可读存储介质。
背景技术
随着工业化进程的发展，工业自动化在电力监控中对故障的精度定位要求不断提高。
时间同步提供一种确定时间发生时间的先后顺序的机制，以保证节点发送和接受消息、控制、事故记录等在时间逻辑上是十分正确、可信的。传统的时间同步方案如NTP(Network Time Protocol，网络时间协议)同步精准较低，对于单域系统来说，主历史站通过校时源进行对时，作为校时服务端，然后下发给域内控制主站，向校时服务端对时，其它控制器作为校时从站，向控制主站对时。SOE(Sequence of Event，时间顺序)模块向相应的控制器对时；对于多域系统，主历史站向校时源对时，其他域的主历史站向最小号域的主历史站对时。处理器的运算方式为串行方式，对相应工作的开展往往取决于一个周期的工作量，这样就会造成处理器在进行时钟同步的工作时往往没有处于约定的时间节点，而是超前或滞后于时间节点，造成时间误差；NTP校时将时间信息下发给控制主站后再转发给校时从站就会人为引入时间误差，导致事件分辨率降低。因此很难满足高实时性的同步数据信息的要求。
因此如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
有鉴于此，本申请的目的是提供一种时间同步控制方法，具有时间校准的高精确度的特点。本发明的另一目的是提供一种包括上述方法的步骤的时间同步控制装置、时间同步控制系统及计算机可读存储介质。
为解决上述技术问题，本发明提供一种时间同步控制方法，包括：
SOE系统的FPGA接收到控制主站的校准信息，其中，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据所述第一时间信息和第一参考信息进行计算，得到所述校准信息；
对所述校准信息进行提取和解析，获取第二时间信息；
根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；
根据所述SOE系统校准信息进行时间同步控制。
优选地，对所述校准信息进行提取和解析，获取第二时间信息，包括：
从所述校准信息中提取原始第二时间信息，其中，所述原始第二时间数据信息为所述校准信息中进行校时所需的信息；
对所述原始第二时间信息进行解析，获取所述第二时间信息。
优选地，SOE系统的FPGA接收到控制主站的校准信息，包括：
所述SOE系统的FPGA接收到所述控制主站通过IO-BUS利用广播包的方式发送的所述校准信息。
优选地，根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息，包括：
所述SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，所述控制主站发送所述校准信息时的校时偏差值为N4；
将所述N3与所述N4进行差值计算得到差数值；
根据所述差数值调节所述SOE系统的FPGA的毫秒脉冲计数器的数值，根据所述数值，得到所述SOE系统校准信息。
优选地，根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息，包括：
所述控制主站下发所述校准信息，所述控制主站向所述SOE系统发送时间戳时，发送时间戳对应值为0；
所述SOE系统接收到时间戳时，接收时间戳对应的时间为t；
所述SOE系统根据所述发送时间戳、所述接收时间戳及接收误差值，得到所述SOE系统校准信息。
本发明还提供一种时间同步控制装置，包括：
SOE系统信息接收模块，用于SOE系统的FPGA接收到控制主站的校准信息，其中，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据所述第一时间信息和第一参考信息进行计算，得到所述校准信息；
SOE系统信息获取模块，用于对所述校准信息进行提取和解析，获取第二时间信息；
SOE系统信息校准模块，用于根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；
SOE系统信息同步模块，用于根据所述SOE系统校准信息进行时间同步控制。
优选地，SOE系统信息获取模块，包括：
信息提取单元，用于从所述校准信息中提取原始第二时间信息，其中，所述原始第二时间数据信息为所述校准信息中进行校时所需的信息；
信息解析单元，用于对所述原始第二时间信息进行解析，获取所述第二时间信息。
优选地，SOE系统信息校准模块，包括：
SOE系统校准计算单元，用于所述SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，所述控制主站发送所述校准信息时的校时偏差值为N4；将所述N3与所述N4进行差值计算得到差数值；根据所述差数值调节所述SOE系统的FPGA的毫秒脉冲计数器的数值，根据所述数值，得到所述SOE系统校准信息。
本发明还提供一种时间同步控制系统，包括：
控制主站，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据所述第一时间信息和第一参考信息进行计算，得到所述校准信息；
SOE系统，所述SOE系统的FPGA接收到控制主站的校准信息，对所述校准信息进行提取和解析，获取第二时间信息，根据所述第二时间信息和第二参考信息进行计算，得到SOE系统校准信息，根据所述SOE系统校准信息进行时间同步控制。
本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述时间同步控制的方法的步骤。
本申请提供一种时间同步控制方法，SOE系统的FPGA接收到控制主站的校准信息，其中，控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据第一时间信息和第一参考信息进行计算，得到校准信息；对校准信息进行提取和解析，获取第二时间信息；根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；根据SOE系统校准信息进行时间同步控制。
可知，本发明采用SOE系统的FPGA并行处理的特点并且通过第二时间信息和第二参考信息进行计算得到SOE系统校准信息，达到时钟校准的目的，避免了串行运算造成的时间精准度差的缺点，解决了时间同步精准差的问题，实现了高实时性同步数据信息的要求。本申请还提供了时间同步控制装置、时间同步控制系统和计算机可读存储介质具有上述有益效果，在此不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明提供的一种时间同步控制方法的过程流程图；
图2为本发明提供的另一种时间同步控制方法的过程流程图；
图3为本发明提供的一种时间同步控制装置示意图；
图4为本发明提供的一种时间同步控制系统示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术中采用的NTP校时，但是其校时精准度低，很难满足高实时性的同步数据信息的要求，本方法利用FPGA(Field-Programmable Gate Array，现场可编程门阵列)并行处理的特点采用校时算法对控制主站和SOE系统进行时钟校准，提高了时钟校准的精度，进一步满足工业自动化的需求。具体方法请参考图1，图1为本发明提供的一种时间同步控制方法的过程流程图。
S100、SOE系统的FPGA接收到控制主站的校准信息，其中，控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据第一时间信息和第一参考信息进行计算，得到校准信息。
校准信息来自控制主站的FPGA。控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，具体的，IRIG-B码校时源对直接挂接的SOE系统的控制主站或者没有网络方式对时的控制主站。IRIG-B码校时模型是简化的NTP校时模型，其中，NTP校时模型采用的是主从分级同步模式，控制主站通过历史主站进行校时，而IRIG-B码校时的时候，控制主站不需要通过历史主站，而是直接通过IRIG-B码校时。各控制主站都处于同一层级，直接通过IRIG-B码校时。多域间通过IRIG-B码硬校时级联的方式进行校时，其他域的控制主站也是直接通过IRIG-B码校时，保证全域的校时精度一致，在提高精度的同时，也满足了全域时间同步的要求。各控制主站间采用硬接线方式进行连接，本发明不对此进行限定，只需要满足本发明目的即可。当一个控制主站发生故障时，其他的控制主站均能正常工作，不相互干扰。
SOE系统和控制主站通过总线形式连接，进而使SOE系统的FPGA接收到控制主站的校准信息，本发明不对总线进行限定，可以是IO-BUS总线也可以是其他的，用户可根据实际情况进行选择。
S110、对校准信息进行提取和解析，获取第二时间信息。
具体的，对校准信息进行提取，得到有效的校准信息即与第二时间信息对应的信息，其中校准信息可以为分组的信息，以便SOE系统的FPGA更精准的提取有效的校准信息；也可以是其他形式的信息，本发明对此不再进行限定，用户可根据实际情况进行设定，只要满足本发明的目的即可。进一步的，对有效的校准信息进行解析，得到第二时间信息。
S120、根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息。
具体的，SOE系统的FPGA编有计算方法，根据第二时间信息和第二参考信息进行计算，获得SOE系统校准信息。本发明不对计算方法进行限定，具体的可以是守时计算方法，也可以是校时计算方法，可以根据实际需求进行设定，只要能实现本发明的目的即可。当需要进行守时操作时，上述第二参考信息对应的是SOE系统守时参考信息，SOE系统守时参考信息根据不同的守时计算方法来得到；当需要进行校时时，上述第二参考信息对应的是SOE系统校时参考信息，SOE系统校时参考信息根据不同的守时计算方法来得到。
S130、根据SOE系统校准信息进行时间同步控制。
具体的，根据SOE系统校准信息进行时间同步控制，以实现时间同步控制。SOE系统校准信息包括对事件毫秒、次毫秒的时标，进一步的主控制主站的增加其他的时标。
进一步的，现场侧事件触发开关量信号即SOE模块通道信号以硬接线接入SOE系统的FPGA，上述SOE系统包括多个SOE模块，也就是说，控制主站对应多个SOE模块。SOE模块通道可以采用高速器件，不同的SOE模块通道的SOE事件信号从触发到被准确采集需要几十微秒量级的时间间隔就可以完成，实测SOE模块通道硬件引入的时间精度影响小于等于70us，进而可以满足电力监控中对故障通道的高精度定位。控制主站的时钟源在预设周期内对SOE系统内的定时器进行对时，达到时钟源相同，控制主站内、域内控制主站间、域间的校时精度保持一致，本发明不对预设周期进行限定，用户可以根据自己的实际情况进行设定。
本申请提供一种时间同步控制方法，SOE系统的FPGA接收到控制主站的校准信息，其中，控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据第一时间信息和第一参考信息进行计算，得到校准信息；对校准信息进行提取和解析，获取第二时间信息；根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；根据SOE系统校准信息进行时间同步控制。
可知，本发明采用SOE系统的FPGA并行处理的特点并且通过第二时间信息和第二参考信息进行计算得到SOE系统校准信息，达到时钟校准的目的，避免了串行运算造成的时间精准度差的缺点，进而达到时间的同步控制，解决了时间同步精准差的问题，实现了高实时性同步数据信息的要求。
基于上述实施例，本实施例提供一种时间同步控制方法，具体的包括获得第一时间信息的方法，具体请参考图2，图2为本发明提供的另一种时间同步控制方法的过程流程图，包括：
S200、SOE系统的FPGA接收到控制主站的校准信息；
S210、从校准信息中提取原始第二时间信息，其中，原始第二时间数据信息为校准信息中进行校时所需的信息；
S220、对原始第二时间信息进行解析，获取第二时间信息。
具体的，SOE系统的FPGA接收到控制主站的校准信息，SOE系统的FPGA从校准信息中提取与第二时间信息相对应的原始第二时间信息，校准信息可以为分组的信息，以便SOE系统的FPGA更精准的提取原始第二时间信息；也可以是其他的信息，本发明对此不再进行限定，用户可根据实际情况进行设定，只要满足本发明的目的即可。进一步，对原始第二时间信息进行解析，获取第二时间信息。
S230、根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；
S240、根据SOE系统校准信息进行时间同步控制。
基于上述技术方案，本实施例提供的时间同步控制方法，对控制主站的校准信息进行提取和解析得到第一时间信息，进而完成控制主站和SOE系统的时钟校准，通过对校准信息进行处理，进一步简化SOE系统的FPGA获取信息所需的时间和工作量。
本发明采取的方式是使用控制主站模块将IRIG-B码校时后得到的校时信息通过IO-BUS总线形式利用广播包的方式同时发送给SOE系统，减小了传输中引入的时间误差，采取了IO-BUS总线形式进行广播传输。
基于上述实施例，本实施例提供一种时间同步控制方法，具体包括得到SOE系统校准信息的计算方式，包括：
SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，控制主站发送校准信息时的校时偏差值为N4；
将N3与N4进行差值计算得到差数值；
根据差数值调节SOE系统的FPGA的毫秒脉冲计数器的数值，得到SOE系统校准信息，以使完成第二校准。
一般预设时间选为1分钟，SOE系统的FPGA利用毫秒脉冲在1分钟内计数，得到计数值准确度高，当然也可以是其他时间，本发明不对预设时间进行限定，只要满足本发明的目的即可。
基于上述技术方案，本实施例提供的一种时间同步控制方法，具体的包括得到SOE系统校准信息的守时计算方式，上述计算方式提高了SOE系统的守时作用的时间精度，实现了高精度的时间同步。
基于上述实施例，本实施例提供一种时间同步控制方法，具体包括得到SOE系统守时信息的计算方式，包括：
控制主站下发校准信息，控制主站向SOE系统发送时间戳时，发送时间戳对应值为0；
SOE系统接收到时间戳时，接收时间戳对应的时间为t；
SOE系统根据发送时间戳、接收时间戳及接收误差值，得到SOE系统校准信息。
基于上述技术方案，本实施例提供的一种时间同步控制方法，具体的包括得到SOE系统校准信息的校时计算方式，上述计算方式提高了SOE系统的校时作用的时间精度，实现了高精度的时间同步。
下面对上述SOE系统的事件分辨率进行分析:
具体的，所有SOE通道通过并行的方式连接SOE系统的FPGA，通过分析处理，并把当前时标和通道变化信息存储到相应的寄存器数组里。
SOE系统通过IO-BUS校时，SOE系统内部采用补偿算法消除内部晶振的频率漂移。当对时原丢失后，由于对时精度为15us，补偿算法以1min为周期补偿，因此最后一次对时引入的精度影响为30us/min。晶振内部晶体采用AT切，切割角度能够控制在±2′，设1hour内环境温度变化范围为25±1℃，根据晶振温度曲线可知在最大频率漂移不超过0.07ppm，1min引入的精度影响为1min*0.07ppm＝4.2us。守时精度为(15+4.2)us/min＝19.2us/min。
控制主站通过IRIG-B码校时，模块内部采用补偿算法消除内部晶振的频率漂移。当对时原丢失后，由于IRIG-B码对时精度为2us，补偿算法以1min为周期补偿，因最后一次对时引入的精度影响为2us/min。晶振内部晶体采用AT切，切割角度能够控制在±2′，设1hour内环境温度变化范围为25±1℃，根据晶振温度曲线可知在最大频率漂移不超过0.07ppm，1min引入的精度影响为1min*0.07ppm＝4.2us。理论守时精度为(2+4.2)us/min＝6.2us/min。
有以上结论可知：时标精度15+19.2+2+6.2+70＝112.4us，对时源正常时全域分辨率满足1/4ms。
有上述可知，本发明提供的时间同步控制方法的事件分辨率达到1/4ms，满足在了电力监控中队故障精度定位的要求，时间顺序记录精度更高。
下面对本申请实施例提供的时间同步控制装置、系统和计算机可读存储介质进行介绍，下文描述的时间同步控制装置、系统和计算机可读存储介质与上文描述的时间同步控制方法可相互对应参照。
本发明提供一种时间同步控制装置，具体请参考图3，图3为本发明提供的一种时间同步控制装置，包括：
SOE系统信息接收模块100，用于SOE系统的FPGA接收到控制主站的校准信息，其中，控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据第一时间信息和第一参考信息进行计算，得到校准信息；
SOE系统信息获取模块200，用于对校准信息进行提取和解析，获取第二时间信息；
SOE系统信息校准模块300，用于根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息；
SOE系统信息同步模块400，用于根据SOE系统校准信息进行时间同步控制。
作为一种具体实施方式，一种时间同步控制装置，SOE系统信息获取模块200具体为：
信息提取单元，用于从校准信息中提取原始第二时间信息，其中，原始第二时间数据信息为校准信息中进行校时所需的信息；
信息解析单元，用于对原始第二时间信息进行解析，获取第二时间信息。
作为一种具体实施方式，一种时间同步控制装置，SOE系统信息校准模块300，包括：
SOE系统计算单元，用于SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，控制主站发送校准信息时的校时偏差值为N4；将N3与N4进行差值计算得到差数值；根据差数值调节SOE系统的FPGA的毫秒脉冲计数器的数值，根据数值，得到SOE系统校准信息。
对于本发明提供的时间同步控制装置的介绍，请参考上述实施例，本发明不再进行阐述。
本发明提供一种时间同步控制系统，具体请参考图4，图4为本发明提供的一种时间同步控制系统包括：
控制主站10，控制主站10的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，根据第一时间信息和第一参考信息进行计算，得到校准信息。
具体的，计算方法可以是守时计算方法，使用1微秒脉冲信号进行控制主站预设时间内计数，上述控制主站预设时间可以是1分钟，当然也可以是其他时间，只要满足本发明的目的即可，本发明不对控制主站预设时间进行限定。优选地控制主站预设时间为1分钟。系统时钟使用1微秒脉冲信号进行1分钟计数，得到计数值为N1，N1对应的标准值为n1，同时，控制主站的FPGA使用1微秒脉冲信号进行1分钟计数，得到计数值为N2，N2对应的标准值为n2；利用N1与n1的差值和N2与n2的差值进行等比例运算得到误差值；根据误差值调节控制主站的FPGA的1微秒脉冲信号的数值，得到调节数值，其中，1微秒脉冲信号数值的标准值为“100”；根据调节数值、第一时间信息，得到校准信息，以使完成第一校准。
e_value＝|N1-n1|±|N2-n2|
Figure GDA0002415648160000101
Figure GDA0002415648160000111
Figure GDA0002415648160000112
Figure GDA0002415648160000113
adjust_Period＝[adjust_data(向下取整)
Figure GDA0002415648160000114
Figure GDA0002415648160000115
SOE系统20，SOE系统20的FPGA接收到控制主站10的校准信息，对校准信息进行提取和解析，获取第二时间信息，根据第二时间信息和第二参考信息进行计算，得到SOE系统校准信息，根据SOE系统校准信息进行时间同步控制。
具体的对于校时来说，控制主站10下发SOE系统校准信息，控制主站10向对应的SOE系统20发送时间戳时，时间戳对应值为0；SOE系统20接收到时间戳时，时间戳对应的时间为t，SOE系统20根据时间戳及接收误差值对SOE系统20的时间定时器进行时间同步。
具体的对于守时来说，可以是SOE系统20的FPGA内利用毫秒脉冲在预设时间内计数值为N3，控制主站10发送第一校时信号时的校时偏差值为N4；将N3与N4进行差值计算得到差数值；根据差数值调节SOE系统的FPGA的毫秒脉冲计数器的数值，得到SOE系统校准信息。当然，除上述算法外也可以是其他的校时计算和守时计算方法，秩序满足本发明的目的即可，本发明不对此进行限定。SOE系统校准信息包括对事件毫秒、次毫秒的时标，进一步的主控制主站的增加其他的时标。上述预设时间可以是1分钟，也可以是其他时间，本发明不对此进行限定，只要满足本发明的目的即可。
对于本发明提供的时间同步控制系统的介绍，请参考上述实施例，本发明不再进行阐述。
本发明提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现上述时间同步控制的方法的步骤。
对于本发明提供的计算机可读存储介质的介绍，请参考上述实施例，本发明不再进行阐述。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上对本申请所提供的一种时间同步控制方法、时间同步控制装置、时间同步控制系统及计算机可读存储介质进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

Claims (8)

1.一种时间同步控制方法，其特征在于，包括：
SOE系统的FPGA接收到控制主站的校准信息，其中，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，所述控制主站的系统时钟使用1微秒脉冲信号进行1分钟计数，得到计数值为N1，所述N1对应的标准值为n1，同时，所述控制主站的FPGA使用1微秒脉冲信号进行1分钟计数，得到计数值为N2，所述N2对应的标准值为n2；利用所述N1与所述n1的差值和所述N2与所述n2的差值进行等比例运算得到误差值；根据所述误差值调节所述控制主站的FPGA的1微秒脉冲信号的数值，得到调节数值；根据调节数值、第一时间信息，得到所述校准信息，以使完成第一校准；
其中，所述调节数值利用公式获取；所述公式为：
e_value＝|N1-n1|±|N2-n2|；
Figure FDA0002699055920000011
Figure FDA0002699055920000012
Figure FDA0002699055920000013
Figure FDA0002699055920000014
Figure FDA0002699055920000015
Figure FDA0002699055920000016
当进行守时计算时，对所述校准信息进行提取和解析，获取第二时间信息；
所述SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，所述控制主站发送所述校准信息时的校时偏差值为N4；
将所述N3与所述N4进行差值计算得到差数值；
根据所述差数值调节所述SOE系统的FPGA的毫秒脉冲计数器的数值，根据所述数值和所述第二时间信息，得到所述SOE系统校准信息；
根据所述SOE系统校准信息进行时间同步控制。
2.根据权利要求1所述的时间同步控制方法，其特征在于，对所述校准信息进行提取和解析，获取第二时间信息，包括：
从所述校准信息中提取原始第二时间信息，其中，所述原始第二时间数据信息为所述校准信息中进行校时所需的信息；
对所述原始第二时间信息进行解析，获取所述第二时间信息。
3.根据权利要求1所述的时间同步控制方法，其特征在于，SOE系统的FPGA接收到控制主站的校准信息，包括：
所述SOE系统的FPGA接收到所述控制主站通过IO-BUS利用广播包的方式发送的所述校准信息。
4.根据权利要求1至2任一项所述的时间同步控制方法，其特征在于，当进行校时计算时，还包括：
所述控制主站下发所述校准信息，所述控制主站向所述SOE系统发送时间戳时，发送时间戳对应值为0；
所述SOE系统接收到时间戳时，接收时间戳对应的时间为t；
所述SOE系统根据所述发送时间戳、所述接收时间戳及接收误差值，得到所述SOE系统校准信息。
5.一种时间同步控制装置，其特征在于，包括：
SOE系统信息接收模块，用于SOE系统的FPGA接收控制主站的校准信息，其中，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，所述控制主站的系统时钟使用1微秒脉冲信号进行1分钟计数，得到计数值为N1，所述N1对应的标准值为n1，同时，所述控制主站的FPGA使用1微秒脉冲信号进行1分钟计数，得到计数值为N2，所述N2对应的标准值为n2；利用所述N1与所述n1的差值和所述N2与所述n2的差值进行等比例运算得到误差值；根据所述误差值调节所述控制主站的FPGA的1微秒脉冲信号的数值，得到调节数值；根据调节数值、第一时间信息，得到所述校准信息，以使完成第一校准；
其中，所述调节数值利用公式获取；所述公式为：
e_value＝|N1-n1|±|N2-n2|；
Figure FDA0002699055920000031
Figure FDA0002699055920000032
Figure FDA0002699055920000033
Figure FDA0002699055920000034
Figure FDA0002699055920000035
Figure FDA0002699055920000036
SOE系统信息获取模块，用于对所述校准信息进行提取和解析，获取第二时间信息；
SOE系统信息校准模块，用于所述SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，所述控制主站发送所述校准信息时的校时偏差值为N4；将所述N3与所述N4进行差值计算得到差数值；根据所述差数值调节所述SOE系统的FPGA的毫秒脉冲计数器的数值，根据所述数值和所述第二时间信息，得到所述SOE系统校准信息；
SOE系统信息同步模块，用于根据所述SOE系统校准信息进行时间同步控制。
6.根据权利要求5所述的时间同步控制装置，其特征在于，SOE系统信息获取模块，包括：
信息提取单元，用于从所述校准信息中提取原始第二时间信息，其中，所述原始第二时间数据信息为所述校准信息中进行校时所需的信息；
信息解析单元，用于对所述原始第二时间信息进行解析，获取所述第二时间信息。
7.一种时间同步控制系统，其特征在于，包括：
控制主站，所述控制主站的FPGA对从IRIG-B码校时源获取的时间数据进行提取和解析，获取第一时间信息，所述控制主站的系统时钟使用1微秒脉冲信号进行1分钟计数，得到计数值为N1，所述N1对应的标准值为n1，同时，所述控制主站的FPGA使用1微秒脉冲信号进行1分钟计数，得到计数值为N2，所述N2对应的标准值为n2；利用所述N1与所述n1的差值和所述N2与所述n2的差值进行等比例运算得到误差值；根据所述误差值调节所述控制主站的FPGA的1微秒脉冲信号的数值，得到调节数值；根据调节数值、第一时间信息，得到校准信息，以使完成第一校准；
其中，所述调节数值利用公式获取；所述公式为：
e_value＝|N1-n1|±|N2-n2|；
Figure FDA0002699055920000041
Figure FDA0002699055920000042
Figure FDA0002699055920000043
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Figure FDA0002699055920000046
SOE系统，所述SOE系统的FPGA接收控制主站的所述校准信息，对所述校准信息进行提取和解析，获取第二时间信息；
所述SOE系统的FPGA利用毫秒脉冲在预设时间内计数，得到计数值为N3，所述控制主站发送所述校准信息时的校时偏差值为N4；
将所述N3与所述N4进行差值计算得到差数值；
根据所述差数值调节所述SOE系统的FPGA的毫秒脉冲计数器的数值，根据所述数值和所述第二时间信息，得到所述SOE系统校准信息；
根据所述SOE系统校准信息进行时间同步控制。
8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述时间同步控制的方法的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107479530B (zh) * 2017-07-29 2019-11-29 北京广利核系统工程有限公司 一种实现控制站间SOE分辨率低于1ms的方法
CN110568751B (zh) * 2019-08-30 2021-03-30 歌尔股份有限公司 手表及其时间校准方法、可读存储介质
CN110699863B (zh) * 2019-09-24 2022-02-25 杰克科技股份有限公司 计时方法、系统、计算机可读存储介质及服务器
CN112068414B (zh) * 2020-07-31 2022-08-05 深圳市优必选科技股份有限公司 多系统校时方法、装置、设备及介质
CN112506268B (zh) * 2020-12-15 2023-03-14 杭州和利时自动化有限公司 多片fpga间时间同步方法、装置、设备及存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102185687A (zh) * 2011-05-18 2011-09-14 中兴通讯股份有限公司 一种实现不同单元间时钟同步的系统和方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110222561A1 (en) * 2010-03-11 2011-09-15 General Electric Company Systems and methods for providing time synchronization
KR102093223B1 (ko) * 2013-09-30 2020-03-25 한국전력공사 전력 제어 시스템의 시간 동기화 장치 및 그 방법
CN105450323B (zh) * 2015-11-11 2017-12-19 杭州和利时自动化有限公司 一种soe时间同步控制方法及系统

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102185687A (zh) * 2011-05-18 2011-09-14 中兴通讯股份有限公司 一种实现不同单元间时钟同步的系统和方法

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