CN109300081A - 一种基于fpga的图形并发传输系统及方法 - Google Patents
一种基于fpga的图形并发传输系统及方法 Download PDFInfo
- Publication number
- CN109300081A CN109300081A CN201811094874.2A CN201811094874A CN109300081A CN 109300081 A CN109300081 A CN 109300081A CN 201811094874 A CN201811094874 A CN 201811094874A CN 109300081 A CN109300081 A CN 109300081A
- Authority
- CN
- China
- Prior art keywords
- fpga
- master control
- control borad
- data transmission
- fpga master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000004891 communication Methods 0.000 claims description 5
- 238000005538 encapsulation Methods 0.000 claims description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
Abstract
本发明提供的一种基于FPGA的图形并发传输系统及方法,所述系统FPGA主控板通过USB接口接收特定格式的图形数据,图形数据来源于上位机,FPGA主控板在接收到正确的图形数据后对图形数据进行解析,并将图形数据存放至FPGA主控板的DDR的特定位置,在FPGA主控板中,利用FPGA的可扩展性和并行性,通过多路AXI DMA将图形数据并发传输至由多个OLED显示设备组成的显示阵列中,本方法利用了FPGA的可扩展性和并发性,在微观上解决了多路图形的并发传输的问题。
Description
技术领域
本发明涉及图形图像传输技术领域,具体涉及一种基于FPGA的图形并发传输系统及方法。
背景技术
FPGA(field programmable gate array,现场可编成逻辑阵列),作为一种可扩展性的原型设计和验证平台,成为了实现图形图像并发传输的理想平台。在某些领域,如舰船电子、航空电子等对实时性、并发性有较高要求的系统中,FPGA可以很好地在微观上实现数据的并发传输。
发明内容
有鉴于此,本发明提供一种基于FPGA的图形并发传输系统及方法,在微观上实现图形的并发传输,以便于提高图形的传输效率。
为实现上述目的,本发明公开一种基于FPGA的图形并发传输系统,所述系统包括FPGA主控板1、与FPGA主控板1电连接的上位机2、与FPGA主控板1电连接的OLED显示阵列模块3。
在上述技术方案中,所述FPGA主控板1上设有与其电连接的ARM处理器10、USB接口11和AXI DMA图形数据传输通道12,所述FPGA主控板1上还设有与其电连接的DDR存储模块13以及Flash存储器模块14。
在上述技术方案中,所述上位机2通过USB接口11与FPGA主控板1电连接,所述FPGA主控板1通过内设的AXI DMA图形数据传输通道12接口与OLED显示阵列模块3电连接进行传输通讯。
本发明还公开一种基于FPGA的图形并发传输方法,所述方法包括以下步骤:
S1、上位机通过USB接口将封装的图形数据传输至FPGA主控板;
S2、FPGA主控板接收图形数据并解析后,将数据存放至DDR存储模块;
S3、FPGA主控板配置AXI DMA图形数据传输通道后,由所述AXI DMA图形数据传输通道将图形数据并行传输至OLED显示阵列模块。
在上述技术方案中,上位机传输的图形数据的格式为特定RGB565格式。
在上述技术方案中,所述FPGA主控板配置多路AXIDMA图形数据传输通道。
在上述技术方案中,所述OLED显示阵列模块的每一个OLED显示阵列均对应着一路AXI DMA图形数据传输通道,每一路AXI DMA图形数据传输通道彼此独立。
本发明一种基于FPGA的图形并发传输系统及方法,具有以下有益效果:本系统运用FPGA的可扩展性和并发性,在微观上解决了多路图形的并发传输的问题,提高图形的传输效率。
附图说明
图1为本发明一种基于FPGA的图形并发传输系统模块图;
图2为本发明一种基于FPGA的图形并发传输方法流程图;
图3为本发明实施例基于FPGA的图形并发传输方法流程图;
附图说明:1-FPGA主控板,2-上位机,3-OLED显示阵列模块,10-ARM处理器,11-USB接口,12-AXI DMA图形数据传输通道,13-DDR存储模块,14-Flash存储器模块14。
具体实施方式
下面结合附图对本发明作进一步详细描述,本发明提供一种基于FPGA的图形并发传输系统,如图1所示,所述系统包括FPGA主控板1、与FPGA主控板1电连接的上位机2、与FPGA主控板1电连接的OLED显示阵列模块3。
其中,所述FPGA主控板1上设有与其电连接的ARM处理器10、USB接口11和AXI DMA图形数据传输通道12,所述FPGA主控板1上还设有与其电连接的DDR存储模块13以及Flash存储器模块14。
其中,所述上位机2通过USB接口11与FPGA主控板1电连接,连接所用的通信协议为RNDIS远程网络驱动接口规范协议,所述FPGA主控板1通过内设的AXI DMA图形数据传输通道12接口与OLED显示阵列模块3电连接进行传输通讯。
其中,ARM处理器10,用于接收上位机传输的图形数据,并由ARM处理器10指定图形数据存储位置,ARM处理器10完成AXI DMA图形数据传输通道12的参数配置。
具体的,所述FPGA主控板1中设有的DDR存储模块13放置DDR存储器,用于存储图形数据,并提供ARM处理器10的运行空间。
所述Flash存储模块14放置Flash存储器,用于存储FPGA主控板1的配置文件、系统文件、驱动程序和应用程序。
本发明还提供一种基于FPGA的图形并发传输方法,所述方法包括以下步骤,如图2所示:
S1、上位机通过USB接口将封装的图形数据传输至FPGA主控板;
S2、FPGA主控板接收图形数据并解析后,将数据存放至DDR存储模块;
S3、FPGA主控板配置AXI DMA图形数据传输通道后,由所述AXI DMA图形数据传输通道将图形数据并行传输至OLED显示阵列模块。
其中,上位机传输的图形数据的格式为特定RGB565格式。
其中,所述FPGA主控板配置多路AXI DMA图形数据传输通道。
其中,所述OLED显示阵列模块的每一个OLED显示阵列均对应着一路AXI DMA图形数据传输通道,每一路AXIDMA图形数据传输通道彼此独立。
具体的,图形数据来源于上位机。上位机封装好一帧图形数据,通过USB接口传输至FPGA主控板中的ARM处理器,其中,USB设备在上位机上被识别为一个RNDIS网络设备。上位机与FPGA主控板之间的通信遵循TCP/IP网络协议,使用Socket接口编程。ARM处理器在接收到图形数据后,对图形数据进行解析,并将图形数据存放在DDR存储模块的特定位置。
如图3所示在FPGA主控板内部,利用FPGA的可扩展性和并行性,运用16路AXI DMA图形数据传输通道作为图形数据并发传输的通道。ARM处理器负责配置AXI DMA图形数据传输通道的传输参数,包括源地址、数据长度等。
DDR存储模块和OLED显示阵列之间的图形数据传输通过AXI DMA图形数据传输通道完成。每一路AXI DMA之间互相独立,并发工作。
说明书中未阐述的部分均为现有技术或公知常识。本实施方式仅用于说明该发明,而不用于限制本发明的范围,本领域技术人员对于本发明所做的等价置换等修改均认为是落入该发明权利要求书所保护范围内。
Claims (7)
1.一种基于FPGA的图形并发传输系统,其特征在于,所述系统包括FPGA主控板(1)、与FPGA主控板(1)电连接的上位机(2)、与FPGA主控板(1)电连接的OLED显示阵列模块(3)。
2.根据权利要求1所述一种基于FPGA的图形并发传输系统,其特征在于,所述FPGA主控板(1)上设有与其电连接的ARM处理器(10)、USB接口(11)和AXI DMA图形数据传输通道(12),所述FPGA主控板(1)上还设有与其电连接的DDR存储模块(13)以及Flash存储器模块(14)。
3.根据权利要求1所述一种基于FPGA的图形并发传输系统,其特征在于,所述上位机(2)通过USB接口(11)与FPGA主控板(1)电连接,所述FPGA主控板(1)通过内设的AXI DMA图形数据传输通道(12)接口与OLED显示阵列模块(3)电连接进行传输通讯。
4.一种基于FPGA的图形并发传输方法,其特征在于,所述方法包括以下步骤:
S1、上位机通过USB接口将封装的图形数据传输至FPGA主控板;
S2、FPGA主控板接收图形数据并解析后,将数据存放至DDR存储模块;
S3、FPGA主控板配置AXI DMA图形数据传输通道后,由所述AXI DMA图形数据传输通道将图形数据传输至OLED显示阵列模块。
5.根据权利要求4所述一种基于FPGA的图形并发传输方法,其特征在于,上位机传输的图形数据的格式为特定RGB565格式。
6.根据权利要求4所述一种基于FPGA的图形并发传输方法,其特征在于,所述FPGA主控板配置多路AXI DMA图形数据传输通道。
7.根据权利要求6所述一种基于FPGA的图形并发传输方法,其特征在于,所述OLED显示阵列模块的每一个OLED显示阵列均对应着一路AXI DMA图形数据传输通道,每一路AXI DMA图形数据传输通道彼此独立。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811094874.2A CN109300081A (zh) | 2018-09-19 | 2018-09-19 | 一种基于fpga的图形并发传输系统及方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811094874.2A CN109300081A (zh) | 2018-09-19 | 2018-09-19 | 一种基于fpga的图形并发传输系统及方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN109300081A true CN109300081A (zh) | 2019-02-01 |
Family
ID=65163496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811094874.2A Pending CN109300081A (zh) | 2018-09-19 | 2018-09-19 | 一种基于fpga的图形并发传输系统及方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109300081A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110083571A (zh) * | 2019-03-27 | 2019-08-02 | 中国计量大学上虞高等研究院有限公司 | 一种分布式实时存储装置及其数据传输方法 |
CN111814680A (zh) * | 2020-07-08 | 2020-10-23 | 上海雪湖科技有限公司 | 一种基于fpga的多路axi总线的控制方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013176303A1 (en) * | 2012-05-23 | 2013-11-28 | Taejin Info Tech Co., Ltd. | Impedance matching between fpga and memory modules |
CN106572327A (zh) * | 2016-09-12 | 2017-04-19 | 中国电子科技集团公司第三十二研究所 | 基于fgpa的高清视频采集传输系统及方法 |
CN107766812A (zh) * | 2017-10-12 | 2018-03-06 | 东南大学—无锡集成电路技术研究所 | 一种基于MiZ702N的实时人脸检测识别系统 |
-
2018
- 2018-09-19 CN CN201811094874.2A patent/CN109300081A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013176303A1 (en) * | 2012-05-23 | 2013-11-28 | Taejin Info Tech Co., Ltd. | Impedance matching between fpga and memory modules |
CN106572327A (zh) * | 2016-09-12 | 2017-04-19 | 中国电子科技集团公司第三十二研究所 | 基于fgpa的高清视频采集传输系统及方法 |
CN107766812A (zh) * | 2017-10-12 | 2018-03-06 | 东南大学—无锡集成电路技术研究所 | 一种基于MiZ702N的实时人脸检测识别系统 |
Non-Patent Citations (6)
Title |
---|
夏孟显等: "Zynq上实现地铁杂散电流的多分辨率采集系统", 《华东交通大学学报》 * |
王媛等: "一种高速多通道DMA控制器设计", 《中国集成电路》 * |
郭奕等: "《基于C#的上位机程序设计》", 31 May 2016, 西安电子科技大学出版社 * |
阮远忠等: "基于ZYNQ-7000的视频图像处理系统设计与实现", 《软件导刊》 * |
陈高琳: "基于Zedboard的图像旋转硬件加速系统实现", 《福建电脑》 * |
龚有华等: "基于Zynq的NAND Flash存储系统研制", 《电子测量技术》 * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110083571A (zh) * | 2019-03-27 | 2019-08-02 | 中国计量大学上虞高等研究院有限公司 | 一种分布式实时存储装置及其数据传输方法 |
CN110083571B (zh) * | 2019-03-27 | 2023-02-03 | 中国计量大学上虞高等研究院有限公司 | 一种分布式实时存储装置及其数据传输方法 |
CN111814680A (zh) * | 2020-07-08 | 2020-10-23 | 上海雪湖科技有限公司 | 一种基于fpga的多路axi总线的控制方法 |
CN111814680B (zh) * | 2020-07-08 | 2023-09-26 | 上海雪湖科技有限公司 | 一种基于fpga的多路axi总线的控制方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109656593B (zh) | 基于zynq芯片实现fpga程序远程升级的方法 | |
JP6695739B2 (ja) | 処理装置、画像センサ、およびシステム | |
CN109300081A (zh) | 一种基于fpga的图形并发传输系统及方法 | |
US10235279B2 (en) | Automation testing of GUI for non-standard displays | |
CN101877207A (zh) | 一种led显示屏系统和控制方法 | |
AU2003212704A8 (en) | Method for providing a software module to an automotive vehicle control unit, and computer program for executing the method | |
CN110072096A (zh) | 用于3d捕获同步的方法和装置 | |
US9311758B2 (en) | Vehicle control device and method | |
CN105391933A (zh) | 图像处理片上系统和处理图像数据的方法 | |
US20140365708A1 (en) | Control apparatus and method for controlling control apparatus | |
AU2010259972A1 (en) | Vehicle communications interface and method of operation thereof | |
CN104332135B (zh) | 一种并联显示电路及其显示装置 | |
CN109997120B (zh) | 移动设备外部控制器模块 | |
CN105208380A (zh) | 验证平台及系统 | |
CN104464617A (zh) | 一种并联显示系统及其显示装置 | |
CN104965738A (zh) | 机顶盒数据写入方法及系统 | |
US11587500B2 (en) | Data display method and device, and readable storage medium | |
US10605570B2 (en) | Method and apparatus for launch control packet processing | |
CN106383726A (zh) | 一种基于图像视频传输接口的讯号适配器升级方法 | |
CN107015542B (zh) | 一种总线舵机及其控制装置、控制系统和控制方法 | |
CN104717023A (zh) | 通信性能可预测的1553b总线工程遥测数据获取方法 | |
CN104683828A (zh) | 一种机顶盒个性化数据的分发方法及系统 | |
CN114868366B (zh) | 通信装置、通信系统、通信控制方法以及程序 | |
CN108259842A (zh) | 基于Zynq的图像传输与采集验证系统 | |
CN103973581A (zh) | 一种报文数据处理方法、装置及系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190201 |