CN109285773A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件的制造方法，涉及半导体集成电路制造技术，所述半导体器件包括衬底，所述衬底上形成有多个多晶硅栅结构、在所述多个多晶硅栅结构的侧壁形成有侧墙保护结构，该制造方法更包括：通过HARP DEP工艺，形成第一层介电层，所述第一层介电层覆盖所述多晶硅栅结构及所述多晶硅栅结构之间的间隙；通过HDP DEP工艺，在所述第一层介电层上形成的第二层介电层，以使所述第一层介电层和所述第二层介电层共同构成介电层零；以及介电层零化学机械研磨工艺，以解决大线宽处介电层上存在金属残留的问题。
Description
技术领域
本发明涉及一种半导体集成电路制造技术，尤其涉及一种半导体器件的制造方法。
背景技术
在半导体集成电路制造技术中，现有的介电层零化学机械研磨工艺包括：先以高选择比的研磨液磨介电层零(如二氧化硅)，研磨停在氮化硅处，再用非选择比的研磨液磨掉部份氮化硅，但此方法会使得大线宽的介电层零氧化硅产生严重的碟形缺陷问题，而导致下制成的金属化学机械研磨后仍有金属残留在碟形缺陷发生处。为了确保无金属残留，可采用增加研磨时间的方法，则可能会研磨到底部的硅锗层而造成半导体器件的电性异常。
具体的，请参阅图1，图1为现有技术的半导体器件的制造过程示意图。如图1所示，半导体器件包括衬底110，衬底上形成有多个多晶硅栅结构(POLY_Gate)120、在多晶硅栅结构(POLY_Gate)120的侧壁形成有氮化硅侧墙(SiN Spacer)130保护结构，以及在衬底上形成体有硅锗层(SiGe)150。进一步的，半导体器件的制造过程包括步骤：HARP DEP工艺；介电层零化学机械研磨工艺(ILD0CMP)；虚拟多晶硅栅结构去除工艺(Dummy Poly Removal)；沉积金属工艺以及金属化学机械研磨(如ALCMP)。在步骤HARP DEP工艺中，形成介电层零140，介电层零140填充多晶硅栅结构(POLY_Gate)120及多晶硅栅结构120之间的间隙。在步骤介电层零化学机械研磨工艺(ILD0CMP)中，先以高选择比的研磨液磨介电层零140(如二氧化硅)，研磨停在氮化硅侧墙130处，再用非选择比的研磨液磨掉部份氮化硅侧墙130，然而，由于HARP DEP工艺形成的介电层零质地较松软，经介电层零化学机械研磨工艺(ILD0CMP)后，易在大线宽的介电层零处(如多晶硅栅结构之间的大间隔区)产生严重的碟形缺陷160。在步骤虚拟多晶硅栅结构去除工艺中，去除多晶硅栅结构(POLY_Gate)120。在步骤沉积金属工艺中，在步骤虚拟多晶硅栅结构去除工艺中的基础上沉积金属(如铝AL)。在步骤金属化学机械研磨(如ALCMP)工艺中，对金属(如铝AL)进行化学机械研磨，但如图1所示，在金属化学机械研磨(如ALCMP)工艺后，在碟形缺陷160处仍有金属残留，此金属残留将影响半导体器件的性能。为了去除上述金属残留可增加金属化学机械研磨(如ALCMP)工艺的研磨时间，但会存在研磨到底部的硅锗层150而造成半导体器件的电性异常的风险。
发明内容
本发明之一目的在于提供一种半导体器件的制造方法，其中，所述半导体器件包括衬底，所述衬底上形成有多个多晶硅栅结构、在所述多个多晶硅栅结构的侧壁形成有侧墙保护结构，其特征在于，包括：步骤S1：通过HARP DEP工艺，形成第一层介电层，所述第一层介电层覆盖所述多晶硅栅结构及所述多晶硅栅结构之间的间隙；步骤S2：通过HDP DEP工艺，在所述第一层介电层上形成的第二层介电层，以使所述第一层介电层和所述第二层介电层共同构成介电层零；以及步骤S3：介电层零化学机械研磨工艺。
更进一步的，更包括步骤S4：虚拟多晶硅栅结构去除工艺；步骤S5：沉积金属工艺以及金属化学机械研磨工艺。
更进一步的，所述第二层介电层较所述第一层介电层质地坚硬。
更进一步的，通过HARP DEP工艺形成所述第一层介电层为：采用硅酸乙酯(TEOS)和臭氧(O3)，利用热还原的方式生成的所述第一层介电层。
更进一步的，HDP DEP工艺为：利用电浆的方式生成氧化物。
更进一步的，所述第一层介电层和所述第二层介电层为二氧化硅层。
更进一步的，在步骤S2中所述第一层介电层上、所述多晶硅栅结构之间的间隔区被填充所述第二层介电层。
更进一步的，所述侧墙为氮化硅侧墙。
更进一步的，在步骤S3中先以高选择比的研磨液磨所述第二层介电层和所述第一层介电层，研磨停在所述侧墙处，再用非选择比的研磨液磨掉部份所述侧墙。
更进一步的，经步骤S3的介电层零化学机械研磨工艺后，所述介电层零的表面是平坦的。
本发明一实施例，通过在多晶硅栅结构和侧墙结构上依次沉积第一层介电层和第二层介电层，且第二层介电层较第一层介电层质地坚硬，则在后续的介电层零化学机械研磨工艺中，在大线宽处研磨的介电层零包括质地较硬的第二介电层，而解决了大线宽处因存在蝶形缺陷的问题而导致后续金属化学机械研磨工艺后在介电层上存在金属残留的问题，提高了半导体器件的性能，保证了半导体器件的良率。
附图说明
图1为现有技术的半导体器件的制造过程示意图。
图2为本发明一实施例的半导体器件的制造方法的流程图。
图3为本发明一实施例的半导体器件的制造过程示意图。
图中主要元件附图标记说明如下：
110、衬底；120、多晶硅栅结构；130、侧墙；150、硅锗层；210、第一层介电层；220、第二层介电层。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例中，提供一种半导体器件的制造方法，其中，首先该半导体器件包括衬底，衬底上形成有多个多晶硅栅结构(POLY_Gate)，在多个多晶硅栅结构(POLY_Gate)的侧壁形成有侧墙(SiN Spacer)保护结构。该半导体器件的制造方法包括步骤：通过HARPDEP工艺，形成第一层介电层，所述第一层介电层覆盖所述多晶硅栅结构及所述多晶硅栅结构之间的间隙；通过HDP DEP工艺，在第一层介电层上形成的第二层介电层，以使所述第一层介电层和所述第二层介电层共同构成介电层零；以及，介电层零化学机械研磨工艺(ILD0CMP)。
具体的，请参阅图2，图2为本发明一实施例的半导体器件的制造方法的流程图。如图2所示，该方法包括：
步骤S1：通过HARP DEP工艺，形成第一层介电层，所述第一层介电层覆盖所述多晶硅栅结构及所述多晶硅栅结构之间的间隙。
具体的，如图3所示，图3为本发明一实施例的半导体器件的制造过程示意图，首先半导体器件包括衬底110，衬底上形成有多个多晶硅栅结构(POLY_Gate)120、在多个多晶硅栅结构(POLY_Gate)120的侧壁形成有侧墙(Spacer)130保护结构，以及在衬底上形成的硅锗层(SiGe)150。
在本发明一实施例中，侧墙(Spacer)130为氮化硅侧墙(SiN Spacer)。
通过HARP DEP工艺，形成第一层介电层210，第一层介电层210覆盖多晶硅栅结构120及多晶硅栅结构120之间的间隙。更具体的，在本发明一实施例中，通过HARPDEP工艺形成第一层介电层210为：采用硅酸乙酯(TEOS)和臭氧(O3)，利用热还原的方式生成的第一层介电层210。如此生成的第一层介电层210的质地较松软，填充能力好，利于填充多晶硅栅结构(POLY_Gate)120之间的间隙。
在本发明一实施例中，第一层介电层210为二氧化硅层。
步骤S2：通过HDP DEP工艺，在第一层介电层上形成的第二层介电层，以使所述第一层介电层和所述第二层介电层共同构成介电层零。
具体的，如图3所示，通过HDP DEP工艺，在第一层介电层210上形成第二层介电层220。更具体的，在本发明一实施例中，HDP DEP工艺为：利用电浆的方式生成氧化物，如此生成的第二层介电层220的质地较坚硬，以利于后续的平坦化。也即，在本发明一实施例中，第二层介电层220较第一层介电层210质地坚硬。如图3所示，第一层介电层210上、多晶硅栅结构120之间的间隔区被填充所述第二层介电层220，尤其在大线宽处(也即多晶硅栅结构120之间的大间隔区)被填充所述第二层介电层220。
在本发明一实施例中，第二层介电层220为二氧化硅层。
步骤S3：介电层零化学机械研磨工艺(ILD0CMP)。
具体的，介电层零化学机械研磨工艺(ILD0CMP)包括：先以高选择比的研磨液磨第二层介电层220和第一层介电层210，研磨停在侧墙130处，再用非选择比的研磨液磨掉部份侧墙130。具体的，如图3所示，在大线宽处，两次研磨工艺研磨到的都是第二介电层220，由于第二层介电层220质地坚硬，则不会产生如现有技术图1所示的碟形缺陷160。较优的，如图3所示，经研磨后介电层零的表面是平坦的。
更进一步的，本发明提供一种半导体器件的制造方法还包括：
步骤S4：虚拟多晶硅栅结构去除工艺(Dummy Poly Removal)；步骤S5：沉积金属工艺以及金属化学机械研磨工艺(如ALCMP)。
具体的，在步骤S4中，去除多晶硅栅结构(POLY_Gate)120。在步骤S5中，在步骤S4的基础上沉积金属(如铝AL)，并对金属(如AL)进行化学机械研磨，如图3所示，在金属化学机械研磨(如ALCMP)工艺后，在介电层上不存在金属残留。
在本发明一实施例中，介电层零依次包括质地较软的第一介电层和质地较硬的第二介电层，大线宽处主要被质地较硬的第二介电层填充，则在后续的介电层零化学机械研磨工艺中，在大线宽处研磨的主要是质地较硬的第二介电层，因此大大减轻了大线宽处的蝶形缺陷的问题。在本发明一实施例中，通过本发明的方法，在介电层零化学机械研磨工艺后，即使在大线宽处存在轻微的蝶形缺陷，通过后续的金属化学机械研磨工艺，也可以将轻微蝶形缺陷处的金属研磨掉，而不会引起金属残留的问题。更优的，经介电层零化学机械研磨工艺后，介电层零的表面是平坦的，完全消除了蝶形缺陷的问题。
如此，在本发明一实施例中，通过在多晶硅栅结构和侧墙结构上依次沉积第一层介电层和第二层介电层，且第二层介电层较第一层介电层质地坚硬，则在后续的介电层零化学机械研磨工艺中，在大线宽处研磨的介电层零包括质地较硬的第二介电层，而解决了大线宽处因存在蝶形缺陷的问题而导致后续金属化学机械研磨工艺后在介电层上存在金属残留的问题，提高了半导体器件的性能，保证了半导体器件的良率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种半导体器件的制造方法，其中，所述半导体器件包括衬底，所述衬底上形成有多个多晶硅栅结构、在所述多个多晶硅栅结构的侧壁形成有侧墙保护结构，其特征在于，包括：
步骤S1：通过HARP DEP工艺，形成第一层介电层，所述第一层介电层覆盖所述多晶硅栅结构及所述多晶硅栅结构之间的间隙；
步骤S2：通过HDP DEP工艺，在所述第一层介电层上形成的第二层介电层，以使所述第一层介电层和所述第二层介电层共同构成介电层零；以及
步骤S3：介电层零化学机械研磨工艺。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，更包括步骤S4：虚拟多晶硅栅结构去除工艺；步骤S5：沉积金属工艺以及金属化学机械研磨工艺。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二层介电层较所述第一层介电层质地坚硬。
4.根据权利要求1或3任一项所述的半导体器件的制造方法，其特征在于，通过HARPDEP工艺形成所述第一层介电层为：采用硅酸乙酯(TEOS)和臭氧(O3)，利用热还原的方式生成的所述第一层介电层。
5.根据权利要求1或3任一项所述的半导体器件的制造方法，其特征在于，
HDP DEP工艺为：利用电浆的方式生成氧化物。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一层介电层和所述第二层介电层为二氧化硅层。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S2中所述第一层介电层上、所述多晶硅栅结构之间的间隔区被填充所述第二层介电层。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述侧墙为氮化硅侧墙。
9.根据权利要求1或8任一项所述的半导体器件的制造方法，其特征在于，在步骤S3中先以高选择比的研磨液磨所述第二层介电层和所述第一层介电层，研磨停在所述侧墙处，再用非选择比的研磨液磨掉部份所述侧墙。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，经步骤S3的介电层零化学机械研磨工艺后，所述介电层零的表面是平坦的。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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