CN109242754B - 一种基于OpenVPX平台的多GPU高性能处理系统 - Google Patents

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Abstract

本发明公开了一种基于OpenVPX平台的多GPU高性能处理系统，该系统包括两个双图形处理器GPU处理板、一个中央处理器CPU处理板和一个6槽VPX背板。双图形处理器GPU处理板上具有两个搭载图形处理器GPU的MXM模块、一个复杂可编程逻辑器件CPLD控制芯片。6槽VPX背板包括P0～P6七个VPX连接器，其中P2和P5均设置为支持高速串行计算机扩展总线标准PCIe通信标准的VPX连接器，P2和P5各有两个8x PCIe接口。中央处理器CPU处理板上具有一个搭载中央处理器CPU的ComE模块以及一个64通道的PCIe交换芯片；ComE模块通过16x PCIE连接至PCIe交换芯片。两个GPU处理板上的共四个MXM模块分别通过8x PCIe分别连接至VPX背板上的P2和P5的共四个8x PCIe接口；6槽VPX背板上的P2和P5的共四个8x PCIe接口均连接至PCIe交换芯片。

Description

一种基于OpenVPX平台的多GPU高性能处理系统
技术领域
本发明涉及实时信号处理技术领域，具体涉及一种基于OpenVPX平台的多GPU高性能处理系统。
背景技术
随着科学技术的蓬勃发展，高速信息化时代到来，日益增长的密集信号数据量对处理系统的处理能力提出了更高的要求，单位体积、单位功耗均需要更大的处理能力。单处理器架构计算平台的处理性能往往难以满足实际应用需求，在处理系统中增加处理器的数目可以更好地满足大规模计算的性能要求，因此多处理器计算平台已经成为高性能计算领域一种新的解决方案。
针对信号处理的应用领域，GPU是专为执行复杂的数学和几何计算而设计的一种处理器，它的优势在于无论在浮点运算、并行计算，还是在海量数据处理等方面均具有强大的处理能力，特别适用于对整块数据进行流处理的相关算法。GPU作为一种高度并行化、多线程、拥有强大计算能力和极高存储宽带的众核处理器，因其具有短的开发周期、广泛的适用平台和快速的并行处理等优点而得以广泛应用。CPU-GPU相结合的架构可以更好地发挥GPU的强大处理能力，是现在大量数据并行处理方向上最为高效、最有发展潜力的解决方案。在有限空间下VPX标准能够提供高效、可靠的系统构建平台，可面向不同需求灵活配置系统逻辑运算与并行运算的硬件支撑比例，实现标准化、模块化、可配置系统。
目前大部分的系统设计都是利用单GPU完成的，且大部分系统可配置能力差，多种需求无法在同一架构下实现，开发难度、成本、周期难以满足现有地面系统日益增长的数量需求，针对多GPU实现方案的研究仍然具有很大的进步和提升空间。对多GPU处理系统的可扩展性进行分析，首先对于软件支持的可扩展分析，由于CUDA编程规范支持主机端在一个上下文(Context)中通过不同的设备ID管理多个设备，因此可以实现一个CPU控制多片GPU；其次，对单CPU+多GPU的扩展性分析，对于标准OpenVPX平台，主机板可以利用PCIe交换芯片经背板扩展多块GPU处理板，GPU可以经过背板通过P2槽位与CPU通信，从而构建更大规模的异构计算系统，实现多板卡协同处理，此种情形下，可扩展的GPU数由交换芯片的型号、背板通信机制及传输延迟共同决定；最后，对多CPU+多GPU的系统可扩展性进行研究，可以基于标准OpenVPX平台对整个处理系统进行扩展，使得多组CPU+多GPU异构系统组成大规模处理集群，更大程度上实现加速处理。
因此，如何综合考虑上述问题，构建一个不仅满足应用需求，而且系统架构可根据需求灵活可配置的多GPU系统，是亟待解决的问题。
发明内容
有鉴于此，本发明提供了一种基于OpenVPX平台的多GPU高性能处理系统，是一种可根据需求灵活可配置的多图形处理器GPU系统，满足不同应用场景下的不同需求，且具备较高的数据处理速度。
为达到上述目的，本发明的技术方案为：该基于OpenVPX平台的多GPU高性能处理系统包括两个双图形处理器GPU处理板、一个中央处理器CPU处理板和一个6槽VPX背板。
双图形处理器GPU处理板上具有两个搭载图形处理器GPU的MXM模块、一个复杂可编程逻辑器件CPLD控制芯片。
6槽VPX背板包括P0～P6七个VPX连接器，其中P2和P5均设置为支持高速串行计算机扩展总线标准PCIe通信标准的VPX连接器，6槽VPX背板的相邻两槽间在P2和P5的上行和下行各有8x PCIe通道，即P2和P5各有两个8x PCIe接口。
中央处理器CPU处理板上具有一个搭载中央处理器CPU的ComE模块以及一个64通道的PCIe交换芯片；ComE模块通过16x PCIe连接至PCIe交换芯片。
两个双图形处理器GPU处理板上的共四个MXM模块分别通过8x PCIe分别连接至VPX背板上的P2和P5的共四个8x PCIe接口；6槽VPX背板上的P2和P5的共四个8x PCIe接口均连接至PCIe交换芯片。
进一步地，双图形处理器GPU处理板上还具有可配置互连矩阵芯片；P2按照4xPCIe一组分配为4组PCIe接口；P5按照4x PCIe一组分配为4组PCIe接口；可配置互连矩阵芯片由4片开关矩阵芯片组成，每片开关矩阵芯片支持4x PCIe，其中双图形处理器GPU处理板上的MXM模块具备16x PCIe资源，将MXM模块上的16x PCIe按照4x PCIe一组交叉分配连接至4片开关矩阵芯片，4片开关矩阵芯片的另一端每个4x PCIe对应分配连接至P2划分的4组4x PCIe接口以及P5划分的4组4x PCIe接口。
有益效果：
本发明提供了一种基于OpenVPX平台的多GPU高性能处理系统，以两个双图形处理器GPU处理板和一个中央处理器CPU处理板作为数据处理板，以VPX背板作为互联通信板，是一种可根据需求灵活可配置的多图形处理器GPU系统，系统间各模块之间能够实现良好的互联通信，满足不同应用场景下的不同需求；且由于具备多个图形处理器GPU，能够大幅提高系统数据处理速度，使整体效率得到充分的提高。
附图说明
图1为本发明实施例所提供的基于OpenVPX平台的多GPU高性能处理系统组成结构示意图；
图2为本发明实施例所提供的一种中央处理器CPU处理板与6槽VPX背板拓扑连接关系示意图；
图3为本发明实施例所提供的一种双图形处理器GPU处理板与6槽VPX背板拓扑连接结构示意图；
图4为本发明实施例所提供的可配置互连矩阵芯片连接关系示意图；
图5中的(a)为可配置互连矩阵芯片的第一种模式配置示意图；图5中的(b)为可配置互连矩阵芯片的第二种模式配置示意图；
图6为可配置互连矩阵拓扑设计示意图。
具体实施方式
下面结合附图并举实施例，对本发明进行详细描述。
本发明提供了一种基于OpenVPX平台的多GPU高性能处理系统，该系统组成结构如图1所示，包括两个双图形处理器GPU处理板、一个中央处理器CPU处理板和一个6槽VPX背板。
双图形处理器GPU处理板上具有两个搭载图形处理器GPU的MXM模块、一个复杂可编程逻辑器件CPLD控制芯片。
MXM模块即为符合MXM标准的模块，MXM标准是一套基于PCI-Express界面的、为图形处理器设计的设备接口，采用和PCIe兼容的通讯协议。本发明实施例中，MXM模块选取搭载NVIDIA公司专为高性能计算领域推出的Tesla M6 GPU的MXM TypeB模块，Tesla M6 GPU高性能处理芯片集成了NVIDIA MaxwellTM GM204图像处理单元，板载8GB GDDR5，单精度浮点性能的峰值为3.2TFLOPS，模块最大功耗约为100W。
本发明实施例中，CPLD控制芯片为小规模的CPLD，该CPLD控制芯片作为系统的监控单元，实现对板卡温度、电流、状态等监控，实现对可配置互连单元的配置。
由于单个GPU的单精度浮点处理性能峰值为3.2TFlops，功耗不高于100W，因此整个处理系统的峰值处理性能可以达到12.8TFlops。
其中6槽VPX背板具备P0～P6七个VPX连接器，其中P2和P5均设置为支持高速串行计算机扩展总线标准PCIe通信标准的VPX连接器，6槽VPX背板的相邻两槽间在P2和P5的上行和下行各有8x PCIe通道，即P2和P5各有两个8x PCIe接口。本发明实施例中采用标准的VPX背板，其上VPX接口分别为P0～P6。
中央处理器CPU处理板上具有一个搭载中央处理器CPU的ComE模块以及一个64通道的PCIe交换芯片；ComE模块通过16x PCIe连接至PCIe交换芯片。
本发明实施例中，ComE模块选取搭载Intel i7型号CPU的凌华公司(ADLINK)Express-SL/SLE模块。凌华公司(ADLINK)Express-SL/SLE模块是基于ComE标准的Type6基本型计算模块，支持第六代
Figure GDA0002681996860000051
CoreTM和
Figure GDA0002681996860000052
处理器，以及
Figure GDA0002681996860000053
QM170，HM170和CM236芯片组；最高支持32GB双通道DDR4；提供3个数字显示接口通道，1个LVDS(或4通道eDP)，支持3个独立显示；8个1x PCIe(Gen3)，1个16x PCIe(Gen3)；4x SATA6Gb/s，4x USB3.0和4x USB2.0。
双图形处理器GPU处理板上的两个MXM模块分别通过8x PCIe连接至6槽VPX背板上的P2和P5；6槽VPX背板上的P2和P5分别通过8x PCIe连接至PCIe交换芯片。
6槽VPX背板与中央处理器CPU处理板的拓扑连接关系如图2所示，其中的ComE模块通过16x PCIe连接至PCIe交换芯片，该PCIe交换芯片为64lane PCIe交换芯片，6槽VPX背板上的P2和P5分别通过2个8x PCIe连接至该PCIe交换芯片。图2中还具有一个PCIe-SRIO桥片，该PCIe-SRIO桥片通过2个4x PCIe连接至PCIe交换芯片，6槽VPX背板上的P1通过2个4xSRIO连接至该PCIe-SRIO桥片，PCIe-SRIO桥片通过P1实现与其他双图形处理器GPU处理板的SRIO互联。
VPX背板与双图形处理器GPU处理板的拓扑连接关系如图3所示。
本发明实施例中，双图形处理器GPU处理板上还具有可配置互连矩阵芯片；
P2按照4x PCIe一组分配为4组PCIe接口；
P5按照4x PCIe一组分配为4组PCIe接口；
图3示出了双图形处理器GPU处理板与6槽VPX背板拓扑连接结构，其中MXM模块中具备16x PCIe资源，将MXM模块上的16x PCIe连接至可配置互连矩阵芯片，P2和P5均通过2个8x PCIe连接至可配置互连矩阵芯片。
图4示出了一种可配置互连矩阵芯片连接关系，其中该可配置互连矩阵芯片由4片开关矩阵芯片组成，每片开关矩阵芯片支持4x PCIe，其中双图形处理器GPU处理板上的MXM模块具备16x PCIe资源，将MXM模块上的16x PCIe按照4x PCIe一组交叉分配连接至4片开关矩阵芯片，4片开关矩阵芯片的另一端每个4x PCIe对应分配连接至P2划分的4组4x PCIe接口以及P5划分的4组4x PCIe接口。
图5示出了可配置互连矩阵芯片的两种模块式配置，其中图5中的(a)为可配置互连矩阵芯片的第一种模式配置示意图，即Dual MXM 8x模式，其中双图形处理器GPU处理板上的两个MXM模块分别记为MXM-A和MXM-B，4片开关矩阵芯片分别记为Mux 1、Mux2、Mux 3以及Mux 4，P2的4x PCIe一组分配为4组PCIe接口分别为P2.0-3、P2.4-7、P2.8-11、P2.12-15，P5的4x PCIe一组分配为4组PCIe接口分别为P5.8-11、P5.12-15、P5.0-3、P5.4-7；在只采用P2的情况下，MXM-A和MXM-B中均只用8xPCIe资源，将MXM-A的8xPCIe资源分为两组4xPCIe，其中每组通过虚线“
Figure GDA0002681996860000071
”分别通过Mux 1和Mux 3连接至P2.0-3和P2.4-7；将MXM-B的8xPCIe资源分为两组4xPCIe，其中每组通过实线“”分别通过Mux 2和Mux 4连接至P2.8-11和P2.12-15。在只采用P5的情况下，将MXM-A的8xPCIe资源分为两组4xPCIe，其中每组通过点划线“
Figure GDA0002681996860000072
”分别通过Mux2和Mux 4连接至P5.0-3和P5.4-7；将MXM-B的8xPCIe资源分为两组4xPCIe，其中每组通过分隔线“”分别通过Mux 1和Mux 3连接至P5.8-11和P5.12-15。
图5中的(b)为可配置互连矩阵芯片的第二种模式配置示意图，即Single MXM16 x模式或者Dual MXM16 x模式，可以表示为：MXM-A和MXM-B均使用16xPCIe资源，将MXM-A的16xPCIe资源分为四组4xPCIe，其中每组通过虚线“”分别通过Mux 1、Mux 2、Mux 3以及Mux4连接至P2.0-3、P2.8-11、P2.4-7、P2.12-15。将MXM-B的16xPCIe资源分为四组4xPCIe，其中每组通过实线“”分别通过Mux 1、Mux 2、Mux 3以及Mux 4连接至P5.8-11、P5.0-3、P5.12-15和P5.4-7。
图6示出了可配置互连矩阵拓扑设计方式，其中MXM-A的16xPCIe资源分为四组4xPCIe，分别为MXM-A Lane 0-3、MXM-A Lane4-7、MXM-A Lane8-11、MXM-A Lane12-15，每组分别通过一个Mux连接至P2划分的4组4x PCIe接口P2.0-3、P2.4-7、P2.8-11、P2.12-15；MXM-B的16xPCIe资源分为四组4xPCIe，分别为MXM-B Lane 0-3、MXM-B Lane4-7、MXM-BLane 8-11、MXM-B Lane12-15，每组分别通过一个Mux连接至P5划分的4组4x PCIe接口P5.8-11、P5.12-15、P5.0-3、P5.4-7；其中Mux中具备四个连接端口A、B、C和D，其中A和C用于连接MXM模块，B和D用于连接P2或者P5，A可以分别和B、D连通，C可以分别和B、D连通，通过设置选通信号可以选通不同的连接关系。例如图6中可以上面两片选通A＝B，C＝D，下面两片选通A＝D，C＝B，实现P2上两个8x的MXM；也可以上面两片选通A＝B，C＝D，下面两片选通A＝B，C＝D，实现P2和P5上各1个16x的MXM。
综上，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种基于OpenVPX平台的多GPU高性能处理系统，其特征在于，该系统包括两个双图形处理器GPU处理板、一个中央处理器CPU处理板和一个6槽VPX背板；
所述双图形处理器GPU处理板上具有两个搭载图形处理器GPU的MXM模块、一个复杂可编程逻辑器件CPLD控制芯片；
所述6槽VPX背板包括P0～P6七个VPX连接器，其中P2和P5均设置为支持高速串行计算机扩展总线标准PCIe通信标准的VPX连接器，所述6槽VPX背板的相邻两槽间在P2和P5的上行和下行各有8x PCIe通道，即P2和P5各有两个8x PCIe接口；
所述中央处理器CPU处理板上具有一个搭载中央处理器CPU的ComE模块以及一个64通道的PCIe交换芯片；所述ComE模块通过16x PCIe连接至所述PCIe交换芯片；
所述6槽VPX背板上的P2和P5的共四个8x PCIe接口均连接至所述PCIe交换芯片；
所述双图形处理器GPU处理板上还具有可配置互连矩阵芯片；
P2按照4x PCIe一组分配为4组PCIe接口；
P5按照4x PCIe一组分配为4组PCIe接口；
所述可配置互连矩阵芯片由4片开关矩阵芯片组成，每片开关矩阵芯片支持4x PCIe，其中所述双图形处理器GPU处理板上的MXM模块具备16x PCIe资源，将MXM模块上的16xPCIe按照4x PCIe一组交叉分配连接至4片开关矩阵芯片，4片开关矩阵芯片的另一端每个4x PCIe对应分配连接至P2划分的4组4x PCIe接口以及P5划分的4组4x PCIe接口；
所述可配置互连矩阵芯片具有两种模式配置，第一种模式配置为Dual MXM8x模式，其中所述双图形处理器GPU处理板上的两个MXM模块分别记为MXM-A和MXM-B，4片开关矩阵芯片分别记为Mux 1、Mux2、Mux 3以及Mux 4，P2的4组PCIe接口分别为P2.0-3、P2.4-7、P2.8-11、P2.12-15，P5的4组PCIe接口分别为P5.8-11、P5.12-15、P5.0-3、P5.4-7；在只采用P2的情况下，MXM-A和MXM-B中均只用8xPCIe资源，将MXM-A的8xPCIe资源分为两组4xPCIe，其中每组分别通过Mux 1和Mux 3连接至P2.0-3和P2.4-7；将MXM-B的8xPCIe资源分为两组4xPCIe，其中每组分别通过Mux 2和Mux 4连接至P2.8-11和P2.12-15；在只采用P5的情况下，将MXM-A的8xPCIe资源分为两组4xPCIe，其中每组分别通过Mux2和Mux 4连接至P5.0-3和P5.4-7；将MXM-B的8xPCIe资源分为两组4xPCIe，其中每组分别通过Mux 1和Mux 3连接至P5.8-11和P5.12-15；
第二种模式配置为Single MXM16 x模式或者Dual MXM16 x模式，表示为：MXM-A和MXM-B均使用16xPCIe资源，将MXM-A的16xPCIe资源分为四组4xPCIe，其中每组分别通过Mux 1、Mux 2、Mux 3以及Mux 4连接至P2.0-3、P2.8-11、P2.4-7、P2.12-15；将MXM-B的16xPCIe资源分为四组4xPCIe，其中每组分别通过Mux 1、Mux 2、Mux 3以及Mux 4连接至P5.8-11、P5.0-3、P5.12-15和P5.4-7。
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