CN109218633B - 主动式像素感测器 - Google Patents

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CN109218633B CN201710669926.3A CN201710669926A CN109218633B CN 109218633 B CN109218633 B CN 109218633B CN 201710669926 A CN201710669926 A CN 201710669926A CN 109218633 B CN109218633 B CN 109218633B
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Abstract

一种主动式像素感测器，其包括基板、多个感测电路、以及多个输出电路。基板划分为多个像素行，且上述多个像素行上配置有多个像素区域。上述多个感测电路配置在上述多个像素行中除了一特定像素行以外的其他像素行的像素区域。上述多个感测电路还配置在多个像素列以形成一阵列。每一感测电路包括感测元件、转移晶体管、以及浮动扩散节点。上述多个输出电路配置在特定像素行的像素区域。配置在同一像素列上的感测电路耦接相同的输出电路。

Description

主动式像素感测器
技术领域
本发明是关于一种主动式像素感测器，且特别是关于一种主动式像素感测器，其可具有较多的感测像素且具有较佳的透光率。
背景技术
互补式金氧半(metal-oxide-semiconductor，CMOS)影像感测器以广泛地用于各种应用，例如，数字相机、去氧核醣核酸(deoxyribonucleic acid，DNA)感测器等等。一般而言，CMOS影像感测器的感测面板上的每一像素包括了感测元件以及其他的用来产生感测信号的多个元件。由于CMOS影像感测器得尺寸越来越小，使得像素中的感测元件的尺寸也必须缩小，即填充系数(fill rate)变小。此外，感测面板上布满了连接像素的金属配线。这些金属配线影响了感测面板的透光性，且可能导致色散现象。如此一来，每一像素所能感测光量减少，降低了CMOS影像感测器的感测准确度。
发明内容
根据本发明一实施例，本发明提供一种主动式像素感测器，其包括基板、多个感测电路、以及多个输出电路。基板划分为多个像素行，且上述多个像素行上配置有多个像素区域。上述多个感测电路配置在上述多个像素行中除了一特定像素行以外的其他像素行的像素区域。上述多个感测电路还配置在多个像素列以形成一阵列。每一感测电路包括感测元件、转移晶体管、以及浮动扩散节点。上述多个输出电路配置在特定像素行的像素区域。配置在同一像素列上的感测电路耦接相同的输出电路。
根据本发明另一实施例。本发明提供一种主动式像素感测器，其包括基板、多个感测电路、以及多个输出电路。基板具有多个像素区域，且上述多个像素区域配置在多个像素行以及多个像素列以形成一阵列。上述多个感测电路配置在上述多个像素行中除了一特定像素行以外的其他像素行的像素区域。每一感测电路包括感测元件、转移晶体管、以及浮动扩散节点。上述多个输出电路配置在特定像素行的像素区域。配置在同一像素列上的感测电路耦接相同的输出电路。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的附图，作详细说明如下。
附图说明
图1表示根据本发明一实施例的主动式像素感测器；
图2A表示根据本发明一实施例的像素基板；
图2B表示根据本发明一实施例，配置在图2A的像素基板上的感测电路与输出电路的示意图；
图3表示根据本发明一实施例，图2B的感测电路与输出电路的架构；
图4A表示根据本发明另一实施例的像素基板；
图4B表示根据本发明另一实施例，配置在图4A的像素基板上的感测电路与输出电路的示意图；
图5表示根据本发明另一实施例，图4B的感测电路与输出电路的架构。
【符号说明】
1
Figure BDA0001372784320000021
主动式像素感测器；
2、4
Figure BDA0001372784320000022
像素基板；
10
Figure BDA0001372784320000023
像素基板；
11
Figure BDA0001372784320000024
驱动器；
12
Figure BDA0001372784320000025
读出电路；
S12A
Figure BDA0001372784320000026
时序控制信号；
S12B
Figure BDA0001372784320000027
控制信号；
13
Figure BDA0001372784320000028
控制器；
20
Figure BDA0001372784320000029
像素区域；
20(C1,R1)、20(C1,R2)、20(C1,R5)
Figure BDA00013727843200000210
像素区域；
21
Figure BDA00013727843200000211
阵列；
30
Figure BDA00013727843200000212
感测元件；
31
Figure BDA00013727843200000213
转移晶体管；
32
Figure BDA0001372784320000031
重置晶体管；
33
Figure BDA0001372784320000032
源极随耦器；
34
Figure BDA0001372784320000033
选择晶体管；
40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)
Figure BDA0001372784320000034
像素区域；
41
Figure BDA0001372784320000035
阵列；
50
Figure BDA0001372784320000036
感测元件；
51
Figure BDA0001372784320000037
转移晶体管；
52
Figure BDA0001372784320000038
重置晶体管；
53
Figure BDA0001372784320000039
源极随耦器；
34
Figure BDA00013727843200000310
选择晶体管；
330、530
Figure BDA00013727843200000311
输出晶体管；
BL1
Figure BDA00013727843200000312
BL5
Figure BDA00013727843200000313
位线；
C1…C6
Figure BDA00013727843200000314
像素列；
DOUT
Figure BDA00013727843200000315
影像数据；
FN
Figure BDA00013727843200000316
浮动扩散节点；
G21…G25
Figure BDA00013727843200000317
群组；
G41…G43
Figure BDA00013727843200000318
群组；
L30、L31
Figure BDA00013727843200000319
导线；
LA1…LA5
Figure BDA00013727843200000320
连接导线；
LA1-2、LA3-4、LA5-6
Figure BDA00013727843200000321
连接导线；
LB1…LB5
Figure BDA00013727843200000322
电源导线；
LB1-2、LB3-4、LB5-6
Figure BDA00013727843200000323
电源导线；
N30、N31、N50、N51
Figure BDA00013727843200000324
节点；
OC
Figure BDA00013727843200000325
输出电路；
R1…R5
Figure BDA00013727843200000326
像素行；
RST
Figure BDA00013727843200000327
重置信号；
SC
Figure BDA00013727843200000328
感测电路；
SEL
Figure BDA00013727843200000329
选择信号；
TX
Figure BDA00013727843200000330
扫描信号；
VDD
Figure BDA00013727843200000331
供应电压；
WL1…WL4
Figure BDA0001372784320000041
字符线；
WL1A、WL1B、WL2A、WL4B
Figure BDA0001372784320000042
字符。
具体实施方式
于下文中将参照相关附图以解说本发明的数个实施例的范例。
图1是表示根据本发明一实施例的主动式像素感测器。如图1所示，主动式像素感测器1包括像素基板10、驱动器11、读出电路12、以及控制器13。像素基板10上配置有多个感测电路以及多个输出电路。驱动器11产生各种信号以控制像素基板10上的感测电路以及输出电路，以执行影像感测操作。驱动器11所产生的信号例如包括用来控制感测电路的重置信号RST、扫描信号TX、以及选择信号SEL等等。读出电路12接收来自像素基板10上输出电路的信号，以产生能表示感测电路所感测到的影像数据DOUT。控制器13则产生至少一时序控制信号S12A至驱动器11，以控制驱动器10产生信号RST、TX以及SEL的时序。控制器12还产生用来控制读出电路12的各种控制信号S12B。本发明的主动式像素感测器可以是一去氧核醣核酸(deoxyribonucleic acid，DNA)感测器。
图2A是表示根据本发明一实施例的像素基板。参阅图2A，像素基板2是作为图1中的像素基板10。像素基板2具有多个像素区域20，这些像素区域20配置在多个像素行与多个像素列上以形成阵列21。在图2A的实施例中，是以配置在5条像素列
Figure BDA0001372784320000043
以及5条像素行
Figure BDA0001372784320000044
上的25个像素区域20为例来说明。在其他实施例中，像素区域、像素列、以及像素行的数量将根据系统设计来决定，不以上述实施例为限。图2A中像素区域的形状仅为示意形状。像素感测器1的感测电路SC以及输出电路OC是配置在基板2的像素区域。为了能清楚地说明本案的像素区域的配置，于下文中将于像素区域的符号“20”后标示(CX,RY)，以表示像素区域的所对应的像素列与像素行。在此实施例中，其中X与Y皆为
Figure BDA0001372784320000045
中的一正整数。
图2B是表示根据本发明一实施例的感测电路SC与输出电路OC的配置示意图。参阅图2B，感测电路SC是配置在除了特定像素行以外的像素行。举例来说，此处所述特定像素行是以所有像素行
Figure BDA0001372784320000046
中的最后一条像素行R5为例。在其他实施例中，所述特定像素行可以是所有像素行
Figure BDA0001372784320000047
中的第一条像素行R1，或者是中间的像素行
Figure BDA0001372784320000051
中的任一者。感测电路SC分别配置在其他像素行
Figure BDA0001372784320000053
上的像素区域
Figure BDA0001372784320000052
在此实施例中，配置在同一像素列上的感测电路SC共用一个同样配置在该像素列上的输出电路OC。由于像素基板2具有5条像素列
Figure BDA0001372784320000054
因此具有5个输出电路OC，其分别配置在像素行R5上的像素区域
Figure BDA0001372784320000055
举例来说，分别配置在像素列C1的4个像素区域
Figure BDA0001372784320000056
的感测电路SC共用配置在像素列C1的像素区域20(C1,R5)的输出电路OC。根据图2B的配置，像素区域
Figure BDA0001372784320000057
以一像素列为单位而划分为5个群组
Figure BDA0001372784320000058
且每一群组包括4个感测电路SC配置所在的像素区域20以及1个输出电路OC配置所在的像素区域20。在每一群组中的4个感测电路SC共用在同一群组的输出电路OC。由于像素区域20配置成阵列21，因此，所有的感测电路SC与输出电路OC以对应阵列21的方式而配置成一阵列。以下将透过图3，以对应像素列C1以及像素行
Figure BDA0001372784320000059
的群组G21为例来说明同一像素列上的感测电路SC以及共用的输出电路OC的详细电路架构。为了能清楚的表示感测电路SC与输出电路OC配置的像素区域，图3示范性的标示了像素区域20(C1,R1)、20(C1,R2)、与20(C1,R5)。
参阅图3，基板2还包括字符线
Figure BDA00013727843200000510
以及位线
Figure BDA00013727843200000511
字符线
Figure BDA00013727843200000514
分别对应像素行
Figure BDA00013727843200000512
且位线
Figure BDA00013727843200000513
分别对应像素列
Figure BDA00013727843200000515
Figure BDA00013727843200000516
配置在同一像素列的感测电路SC耦接相同的位线，而配置在同一像素行的感测电路SC耦接相同的字符线。每一感测电路SC包括感测元件30以及转移晶体管31。感测元件30是以一光电二极管(photoelectric diode)来实现，其阳极电极耦接接地端GND，且其阴极耦接节点N30。转移晶体管31的栅极(即控制端)耦接字符线WL1接收来自驱动器11的一扫描信号TX，其漏极(即第一端)耦接光电二极管PD的阴极电极于节点N30，且其源极(即第二端)耦接浮动扩散节点FN。浮动扩散节点FN耦接连接导线LA1。输出电路OC透过连接导线LA1耦接同一像素列C1上的感测电路SC的浮动扩散节点FN。输出电路OC包括重置晶体管32、源极随耦器33、以及选择晶体管34。在此实施例中，源极随耦器33包括输出晶体管330。在图3的实施例中，晶体管31、32、34、以及330为以N型金氧半(N-type metal-oxide semiconductor，NMOS)晶体管为例。重置晶体管32的栅极耦接导线L30以接收来自驱动器11的重置信号RST，其漏极耦接电源导线LB1以接收供应电压VDD，且其源极耦接连接导线LA1。输出晶体管330的栅极耦接连接导线LA1，其漏极耦接电源导线LB1以接收供应电压VDD，且其源极耦接节点N31。选择晶体管34的栅极耦接导线L31以接收来自驱动器11的选择信号SEL，其漏极耦接节点N31，且其源极耦接对应的位线BL1。
其他的群组
Figure BDA0001372784320000061
具有与群组G21相同的架构，在此省略说明。根据上述，基板2上的像素区域20分别配置在多条像素行与多条像素列上，其中一像素行上的像素区域20是作为配置输出电路OC的区域。而其余的像素行则是作为配置感测电路SC的区域。配置在同一列上的感测电路SC透过一连接导线来共用一个输出电路OC。根据本发明实施例，由于基板2的一像素行是专用于输出电路OC的且多个感测电路SC共用一输出电路OC，因此，可减少基板2上金属配线，进而提高影像感测器的透光度。在已知主动式像素感测器中，每一感测像素均配置一输出电路，且须配置用来传送重置信号与选择信号的两条水平导线给在同一行上的感测像素的输出电路。根据本发明的实施例，输出电路OC是配置在一专用像素行，因此对于基板2整体而言，仅需配置两条水平导线L30与L31给专用像素行的输出电路OC。与已知主动式像素感测器比较起来，本案基板2上的水平配置的金属配线数量较少。
图4A是表示根据本发明另一实施例的像素基板。参阅图4A，像素基板4是作为图1中的像素基板10。像素基板4具有多个像素区域40，这些像素区域40配置在多个像素行。在图2A的实施例中，是以配置在5条像素行
Figure BDA0001372784320000062
Figure BDA0001372784320000063
上多个像素区域40为例来说明。此外，在像素行
Figure BDA0001372784320000064
的像素区域40也配置在像素列
Figure BDA0001372784320000065
以形成阵列41。为了能清楚地说明在像素行
Figure BDA0001372784320000066
与像素列
Figure BDA0001372784320000067
的像素区域的配置，于下文中将于像素区域的符号“40”后标示(CX,RY)，以来表示阵列41中像素区域的所对应的像素列与像素行。在此实施例中，其中X为
Figure BDA0001372784320000068
中的一正整数，Y为
Figure BDA0001372784320000069
中的一正整数。参阅图4A，在像素行R5上，每一像素区域40对应两条像素列。为了能清楚地说明在像素行R5的像素区域40的配置，于下文中与相关图示中于像素区域的符号“40”后标示(CM-(M+1),R5)，以来表示像素区域的所对应的像素列与像素行，其中，CM-(M+1)是表示所对应的两条像素列，M，为1、3、或5。详细来说，像素区域40(C1-2,R5)对应像素列C1与C2，像素区域40(C3-4,R5)对应像素列C3与C4，像素区域40(C5-6,R5)对应像素列C5与C6。在其他实施例中，像素区域、像素列、以及像素行的数量将根据系统设计来决定，不以上述实施例为限。图4A中像素区域的形状仅为示意形状。像素感测器1的感测电路SC以及输出电路OC是配置在基板4的像素区域40。
图4B是表示根据本发明一实施例的感测电路SC与输出电路OC的配置示意图。参阅图4B，感测电路SC是配置在除了特定像素行以外的像素行。举例来说，此处所述特定像素行是以所有像素行
Figure BDA0001372784320000071
中的最后一条像素行R5为例。在其他实施例中，所述特定像素行可以是所有像素行
Figure BDA0001372784320000072
中的第一条像素行R1，或者是中间的像素行
Figure BDA0001372784320000073
中的任一者。感测电路SC分别配置在其他像素行
Figure BDA0001372784320000074
上的像素区域
Figure BDA0001372784320000075
由于感测电路SC配置在形成阵列41的像素行
Figure BDA0001372784320000076
与，因此感测电路SC也以对应阵列41的方式而配置成一阵列。在此实施例中，不仅配置在同一像素列上的感测电路SC共用一个输出电路OC，此外，一组相邻的两条像素列上的感测电路SC共用一个输出电路OC。由于像素基板4具有6条像素列
Figure BDA0001372784320000077
因此具有3个输出电路OC，其分别配置在像素行R5上的像素区域40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)。举例来说，分别配置在像素列C1的4个像素区域
Figure BDA0001372784320000078
的感测电路SC以及分别配置在像素列C2的4个像素区域
Figure BDA0001372784320000079
的感测电路SC共用像素区域40(C1-2,R5)的输出电路OC。根据图4B的配置，像素区域
Figure BDA00013727843200000711
Figure BDA00013727843200000710
与40(C1-2,R5)、40(C3-4,R5)、40(C5-6,R5)以两像素列为单位而划分为3个群组
Figure BDA00013727843200000712
且每一群组包括8个感测电路SC配置所在的像素区域以及1个输出电路OC配置所在的像素区域。在每一群组中的8个感测电路SC共用在同一群组的输出电路OC。也就是说，配置在两像素列上的所有感测电路SC共用一个输出电路OC。以下将透过图5，以对应像素列C1与C2以及像素行
Figure BDA00013727843200000713
的群组G41为例来说明同一像素列上的感测电路SC以及共用的输出电路OC的详细电路架构。
参阅图5，基板4还包括多个字符线
Figure BDA00013727843200000714
与WLB1～WLB4以及多个位线
Figure BDA00013727843200000715
每一位线耦接对应的群组内的所有感测电路SC，换句话说，配置在两像素列上的所有感测电路SC共用一位线。如图5所示，群组G41内所有的感测电路SC耦接字符线BL1-2，即配置在像素列C1与C2上的所有感测电路SC共用位线BL1-2。每一感测电路SC包括感测元件50以及转移晶体管51。感测元件50是以一光电二极管(photoelectric diode)来实现，其阳极电极耦接接地端GND，且其阴极耦接节点N50。转移晶体管51的漏极耦接光电二极管PD的阴极电极于节点N50，且其源极耦接浮动扩散节点FN。浮动扩散节点FN耦接连接导线LA1-2。参阅图5，须注意的是，于配置在像素列C1与像素行R1的感测电路SC中，转移晶体管51的栅极是耦接一字符线WLA1接收来自驱动器11的一扫描信号TX；而于配置在像素列C2与像素行R1的感测电路SC中，转移晶体管51的栅极是耦接另一字符线WLB1接收来自驱动器11的一扫描信号TX。因此可得知，在同一群组中，配置在同一像素行的感测电路的转移晶体管51的栅极是连接不同的字符线。对应像素列C1与C2的输出电路OC透过连接导线LA1-2耦接在像素列C1与C2上的感测电路SC的浮动扩散节点FN。输出电路OC包括重置晶体管52、源极随耦器53、以及选择晶体管54。在此实施例中，源极随耦器53包括输出晶体管530。在图5的实施例中，晶体管51、52、54、以及530为以NMOS晶体管为例。重置晶体管52的栅极耦接导线L50以接收来自驱动器11的重置信号RST，其漏极耦接电源导线LB1-2以接收供应电压VDD，且其源极耦接连接导线LA1-2。输出晶体管530的栅极耦接连接导线LA1-2，其漏极耦接电源导线LB1-2以接收供应电压VDD，且其源极耦接节点N51。选择晶体管54的栅极耦接导线L51以接收来自驱动器11的选择信号SEL，其漏极耦接节点N31，且其源极耦接对应的位线BL1-2。
其他的群组G42与G43具有与群组G41相同的架构，在此省略说明。根据上述，在同一群组中，配置在同一像素行的感测电路的转移晶体管51的栅极连接不同的字符线。如此一来，在一群组中，配置在同一像素行的感测电路的转移晶体管51可透过不同的字符线来接收不同的扫描信号，以于不同的时间导通。根据上述感测电路与字符线之间的连接关系，参阅图5对于一像素行而言，分别归属于群组G41、G42、与G43且配置在像素列C1、C3、与C5上的感测电路SC的转移晶体管51的栅极耦接一字符线，而分别归属于群组G41、G42、与G43且配置在像素列C2、C4、与C6上的感测电路SC的转移晶体管51的栅极耦接另一字符线。举例来说，在像素行R1上，配置在像素列C1、C3、与C5的感测电路SC的转移晶体管51的栅极耦接字符线WLA1，而配置在像素列C2、C4、与C6上的感测电路SC的转移晶体管51的栅极耦接字符线WLB1。
根据上述，基板4上的像素区域40分别配置在多条像素行与多条像素列上，其中一像素行上的像素区域40是作为配置输出电路OC的区域。而其余的像素行则是作为配置感测电路SC的区域。配置在相邻两列上的感测电路SC透过一连接导线来共用一个输出电路OC。根据本发明实施例，由于基板4的一像素行是专用于输出电路OC的且多个感测电路SC来共用一输出电路OC，因此，可减少基板4上金属配线，进而提高影像感测器的透光度。在已知主动式像素感测器中，每一感测像素均配置一输出电路，且须配置用来传送重置信号与选择信号的两条水平导线给在同一行上的感测像素的输出电路。根据本发明的实施例，输出电路OC是配置在一专用像素行，因此对于基板4整体而言，仅需配置两条水平导线L50与L51给专用像素行的输出电路OC。与已知主动式像素感测器比较起来，本案基板4上的水平配置的金属配线数量较少。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (12)

1.一种主动式像素感测器，其特征在于，包括：
一基板，其中，该基板划分为多个像素行，且所述多个像素行上配置有多个像素区域；
多个感测电路，配置在所述多个像素行中除了一特定像素行以外的其他所述像素行的所述像素区域，其中，所述多个感测电路还配置在多个像素列以形成一阵列，且每一该感测电路包括一感测元件、一转移晶体管、以及一浮动扩散节点；以及
多个输出电路，配置在该特定像素行的所述像素区域；
其中，配置在同一该像素列上的所述感测电路耦接相同的该输出电路，
其中，配置在同一该像素列上的所述感测电路透过一连接导线耦接相同的该输出电路；以及
其中，在每一该感测电路中，该感测元件的第一端耦接一接地，该感测元件的第二端耦接一第一节点，该转移晶体管的第一端耦接该第一节点，该转移晶体管的控制端接收一扫描信号，该转移晶体管的第二端耦接该浮动扩散节点，且该浮动扩散节点耦接对应的该连接导线。
2.根据权利要求1所述的主动式像素感测器，其特征在于，配置在彼此相邻的一预设数量的所述像素列上的所述感测电路耦接相同的该输出电路。
3.根据权利要求2所述的主动式像素感测器，其特征在于，配置在彼此相邻的该预设数量的所述像素列上的所述感测电路透过一连接导线耦接相同的该输出电路。
4.根据权利要求1所述的主动式像素感测器，其特征在于，该特定像素行为所述多个像素行中的第一行或最后一行。
5.根据权利要求1所述的主动式像素感测器，其特征在于，该特定像素行位于其他的所述像素行中的任两者之间。
6.根据权利要求1所述的主动式像素感测器，其特征在于，每一该输出电路耦接对应的该连接导线以及对应的一位线，且包括：
一重置晶体管，具有接收一重置信号的控制端、接收一供应电压的第一端、以及耦接对应的该连接导线的第二端；
一源极随耦器，具有耦接对应的该连接导线的控制端、接收该供应电压的第一端、以及耦接一第二节点的第二端；以及
一选择晶体管，受控于一选择信号，且耦接于该第二节点与对应的该位线之间。
7.根据权利要求1所述的主动式像素感测器，其特征在于，当配置在所述像素列之中相邻的两像素列上的所述感测电路耦接相同的该输出电路时，配置在相邻的两所述像素列而分别配置在相同的该像素行的两个所述感测电路的该转移晶体管的控制端分别透过不同的字符线来接收对应的所述扫描信号。
8.根据权利要求1所述的主动式像素感测器，其特征在于，当配置在所述像素列之中相邻的两像素列上的所述感测电路耦接相同的该输出电路时，配置在相邻的两所述像素列上的所述感测电路耦接相同的该连接导线。
9.一种主动式像素感测器，其特征在于，包括：
一基板，其中，该基板具有多个像素区域，且所述多个像素区域配置在多个像素行以及多个像素列以形成一阵列；
多个感测电路，配置在所述多个像素行中除了一特定像素行以外的其他所述像素行的所述像素区域，其中，每一该感测电路包括一感测元件、一转移晶体管、以及一浮动扩散节点；以及
多个输出电路，配置在该特定像素行的所述像素区域；
其中，配置在同一该像素列上的所述感测电路耦接相同的该输出电路，
其中，配置在同一该像素列上的所述感测电路透过一连接导线耦接相同的该输出电路；以及
其中，在每一该感测电路中，该感测元件的第一端耦接一接地，该感测元件的第二端耦接一第一节点，该转移晶体管的第一端耦接该第一节点，该转移晶体管的控制端接收一扫描信号，该转移晶体管的第二端耦接该浮动扩散节点，且该浮动扩散节点耦接对应的该连接导线。
10.根据权利要求9所述的主动式像素感测器，其特征在于，该特定像素行为所述多个像素行中的第一行或最后一行。
11.根据权利要求9所述的主动式像素感测器，其特征在于，该特定像素行配置在其他所述像素行中的两者之间。
12.根据权利要求9所述的主动式像素感测器，其特征在于，每一该输出电路耦接对应的该连接导线以及对应的一位线，且包括：
一重置晶体管，具有接收一重置信号的控制端、接收一供应电压的第一端、以及耦接对应的该连接导线的第二端；
一源极随耦器，具有耦接对应的该连接导线的控制端、接收该供应电压的第一端、以及耦接一第二节点的第二端；以及
一选择晶体管，受控于一选择信号，且耦接于该第二节点与对应的该位线之间。
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