CN109217832A - 放大器电路 - Google Patents

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Abstract

一种放大器电路，包括：ΔPWM调制器、三电平DAC、回路积分器和比较器。ΔPWM调制器接收数字输入信号；并且处理数字输入信号和调制器三角信号以生成Δ脉冲宽度调制信号。Δ脉冲宽度调制信号表示方波载波信号与数字输入信号的数字脉冲宽度调制之间的差。三电平DAC从ΔPWM调制器接收Δ脉冲宽度调制信号并且提供三电平模拟信号。回路积分器包括：虚拟接地节点端；以及积分器输出端，被配置成提供回路积分器输出信号。比较器包括：比较器输入端，被配置成接收回路积分器输出信号；比较器参考端，被配置成接收与方波载波信号的积分相对应的三角参考信号；以及比较器输出端，被配置成提供适合于驱动放大器电路的输出级的驱动信号。

Description

放大器电路
技术领域
本公开涉及放大器电路，并且具体地说(但不排他地)，涉及处理数字脉冲宽度调制(DPWM)信号的放大器电路。
背景技术
音频信号的获取和再生是电子电路的第一应用之一。现今，音频电子装置普遍存在并且可发现于电视和高保真立体装置、汽车音频系统中并且最近更多地发现于移动或蜂窝电话连同许多其它便携式应用中。这些电子装置中的大多数电子装置呈集成电路的形式。
发明内容
根据本公开的第一方面，提供了一种放大器电路，包括：
ΔPWM调制器，所述ΔPWM调制器被配置成：
接收数字输入信号；
处理所述数字输入信号和调制器三角信号以生成Δ脉冲宽度调制信号，其中所述Δ脉冲宽度调制信号表示方波载波信号与所述数字输入信号的数字脉冲宽度调制之间的差；
三电平DAC，所述三电平DAC被配置成从所述ΔPWM调制器接收所述Δ脉冲宽度调制信号并且提供三电平模拟信号；
回路积分器，所述回路积分器包括：
虚拟接地节点端，所述虚拟接地节点端被配置成接收：(i)来自所述三电平DAC的所述三电平模拟信号；以及(ii)经由反馈回路来自所述放大器电路的输出级的反馈信号；
积分器输出端，所述积分器输出端被配置成提供回路积分器输出信号，所述回路积分器输出信号与在所述虚拟接地节点端处接收到的所述信号的积分成比例；以及
比较器，所述比较器包括：
比较器输入端，所述比较器输入端被配置成接收所述回路积分器输出信号；
比较器参考端，所述比较器参考端被配置成接收与所述方波载波信号的所述积分相对应的三角参考信号；以及
比较器输出端，所述比较器输出端被配置成提供适合于驱动所述放大器电路的输出级的驱动信号。
这种放大器电路可提供经改善的噪声性能，因为仅所述Δ脉冲宽度调制信号由所述三电平DAC进行处理。
在一个或多个实施例中，所述调制器三角信号包括第一调制器三角波形和第二调制器三角波形。
在一个或多个实施例中，所述第一调制器三角波形的谷值与所述方波载波信号的上升边缘和下降边缘中的一个边缘在时间上相对应；和/或所述第二调制器三角波形的峰值与所述方波载波信号的上升边缘和下降边缘中的另一个边缘在时间上相对应。
在一个或多个实施例中，所述第二调制器三角波形与所述第一调制器三角波形的经反射的时移版本相对应。所述反射可大约为零信号电平。
在一个或多个实施例中，所述第二调制器三角波形参考所述第一调制器三角波形时移了半个周期。
在一个或多个实施例中，所述ΔPWM调制器被配置成提供所述Δ脉冲宽度调制信号，从而使得所述Δ脉冲宽度调制信号具有位于所述方波载波信号的边缘上的脉冲。
在一个或多个实施例中，在所述方波载波信号的整个周期内，所述第一调制器三角波形和所述第二调制器三角波形各自具有与所述数字输入信号的可能值的范围重叠的值的范围。
在一个或多个实施例中，所述放大器电路另外包括：∑Δ调制器，所述∑Δ调制器被配置成将所述数字输入信号提供到所述ΔPWM调制器。所述∑Δ调制器和/或所述ΔPWM调制器可被配置成提供所述数字输入信号，从而使得所述数字输入信号的新值在与所述第一调制器三角波形和所述第二调制器三角波形各自的各个顶部和/或底部相对应的时间处开始。
在一个或多个实施例中，所述ΔPWM调制器被配置成提供所述Δ脉冲宽度调制信号，从而使得所述Δ脉冲宽度调制信号具有恒定跃迁率。
在一个或多个实施例中，所述ΔPWM调制器被配置成提供所述Δ脉冲宽度调制信号，从而使得所述Δ脉冲宽度调制信号包括所述数字输入信号的值的每个可能跃迁处的脉冲，不管采样数字输入信号的值。
在一个或多个实施例中，所述第一调制器三角波形和所述第二调制器三角波形中的一者或两者具有大于或等于负全刻度值且小于或等于正全刻度值的值的范围。
在一个或多个实施例中，
所述第一调制器三角波形包括从所述第一调制器三角波形的每个谷值延伸到小于或等于所述负全刻度值的信号电平的负凸起；和/或
所述第二调制器三角波形包括从所述第二调制器三角波形的每个峰值延伸到大于或等于所述正全刻度值的信号电平的正凸起。
在一个或多个实施例中，在仅所述方波载波信号的周期的子集内，所述第一调制器三角波形和所述第二调制器三角波形各自具有与所述数字输入信号的可能值的范围重叠的值的范围。
在一个或多个实施例中，所述第一调制器三角波形和所述第二调制器三角波形的信号电平范围不重叠。
在一个或多个实施例中，所述调制器三角信号具有大于或等于负全刻度值且小于或等于正全刻度值的值的范围。
所述放大器电路可以是音频放大器电路。
可提供一种智能扬声器驱动器，包括本文公开的任何电路。
可提供一种集成电路，包括本文公开的任何电路。
尽管本公开可以具有各种修改和替代形式，但已经通过附图中的例子示出了其特殊性，并且将详细进行描述。然而，应当理解的是，除了所描述的具体实施例之外，其它实施例也是可能的。落入所附权利要求书的精神和范围内的所有修改、等效物以及替代性实施例也被涵盖。
以上讨论并不旨在表示当前或未来权利要求组的范围内的每个示例实施例或每种实施方式。随后的附图和具体实施方式也举例说明了各个示例实施例。在结合附图考虑以下具体实施方式时，可以更完全地理解各个示例实施例。
附图说明
现在将参考附图仅通过示例的方式对一个或多个实施例进行描述，在附图中：
图1展示了用于移动电话的智能扬声器驱动器的框图；
图2示出了D类放大器的示例详细音频路径；
图3用图形示出了比较器可如何用于从模拟输入信号生成PWM信号的例子；
图4展示了以与图3所展示的方式类似的方式生成数字PWM信号；
图5展示了数字音频放大器的音频路径中的不同噪声贡献者；
图6A到图6C展示了音频放大器的例子；
图7A到图7C展示了分解数字PWM信号的示例实施例；
图8A到图8C示出了图6A和图6C的两个放大器的不同电平的采样数字输入信号的调制信号、回路积分器信号和输出信号；
图9A到图9C展示了根据本公开的一方面的可由ΔPWM调制器生成的改变的ΔPWM信号；
图10A到图10C、图11、图12、图13A到图13C用图形示出了ΔPWM信号可如何由ΔPWM调制器生成；
图14A展示了由图6C的1.5位IDAC提供的三电平IDAC电流信号的模拟的总谐波失真加噪声(THD+N)；并且
图14B示出了系统或音频放大器的输出信号的THD+N，其中IDAC电流驱动具有三阶回路滤波器的固定载波模拟反馈电路。
具体实施方式
图1展示了用于移动电话的智能扬声器驱动器100的框图。智能扬声器驱动器100可在确保扩音器102不受损的同时使声学输出最大化。这可以通过以扬声器模型的方式预测膜偏移并估计音圈温度来实现。膜偏移与声压级(SPL)直接相关。扬声器模型与真实性能之间的差异可通过反馈对进入扩音器102的电流的实时测量来减小。
智能扬声器驱动器100的部件是驱动扩音器102的高效D类放大器104。在此例子中，D类放大器104由DC-DC升压转换器106供电，DC-DC升压转换器106即使在低电池电压下也可提供高输出功率。DC-DC升压转换器106从数字域进行控制并且仅在D类放大器104的输出端处需要高功率时可被启用。DC-DC升压转换器106和D类放大器104的组合功率可通过执行对音频信号的粗包络跟踪来进行优化。
图2示出了D类放大器204(下文中被称为放大器204)的示例详细音频路径。放大器204具有直接脉冲宽度调制(直接PWM)架构。放大器204被配置成接收数字输入信号Din并且提供跨两个输出级输出端224a、224b的可驱动扩音器202的输出信号。
在此例子中，放大器204包括耦接到数字脉冲宽度调制调制器210(数字PWM调制器)的四阶ΔΣ调制器208。数字PWM调制器210进而耦接到两个数模转换器212a、212b(DAC)。每个DAC 212a、212b耦接到模拟反馈电路214a、214b。两个模拟反馈电路214a、214b耦接到扩音器202。
图2所描绘的放大器204呈桥接式负载(BTL)构型。在BTL构型中，有效地存在由各个DAC 212a、212b和相关联的模拟反馈电路214a、214b限定的两个放大级。对于给定的供电电压Vp，BTL构型使输出信号的可用电压摆幅增大一倍。此外，BTL构型允许扩音器202的无滤波器连接。此无滤波器BTL构型可能很适合于移动应用。
四阶ΣΔ调制器208接收数字输入信号Din。在此例子中，Din是以8×48kHz＝384kHz过采样8倍的24位脉冲编码调制(PCM)信号。此8倍过采样率可与期望的脉冲宽度调制(PWM)载波频率相匹配。四阶ΣΔ调制器208将Din降为8位PCM采样数字输入信号D'in。数字PWM调制器210被配置成从ΣΔ调制器208接收采样数字输入信号D'in。数字PWM调制器210产生了两个数字PWM信号DPWMa、DPWMb。
图3用图形示出了比较器325可如何用于从模拟输入信号VIN生成PWM信号VPWM。比较器325将(低频)模拟输入信号VIN与(高频)三角参考波形VREF进行比较。如图3的右手边所示，比较器325的输出信号是具有与模拟输入信号VIN的值成比例的占空比的PWM信号VPWM。
图4展示了以与图3所展示的方式类似的方式生成数字PWM信号DPWM 430。图2的数字PWM调制器可以此方式生成数字PWM信号DPWMa、DPWMb。在图4的例子中，数字PWM信号DPWM430可通过将数字输入信号Din与调制器三角信号TRI 438进行比较来提供。在此例子中，数字输入信号Din是如图2中可由ΣΔ调制器提供的采样数字输入信号D'in 436。采样数字输入信号D'in 436是具有等于ΣΔ调制器所提供的ΣΔ时钟信号CLKΣΔ440的频率的输入采样率的3位PCM信号。在此例子中，调制器三角信号TRI 438是在峰值(在此例子中处于或靠近正全刻度(+FS))与谷值(在此例子中处于或靠近负全刻度(-FS))之间延伸的阶梯参考信号。调制器三角信号TRI 438具有等于调制器三角时钟信号CLKCNT 442的频率的三角采样率。三角采样率高于输入采样率并且确定数字PWM信号DPWM 430的时间分辨率。在此例子中，调制器三角时钟信号CLKCNT 442的频率比ΣΔ时钟信号CLKΣΔ440的频率高16倍。
调制器三角信号TRI 438的周期确定数字PWM信号DPWM 430的载波频率。
为清楚起见，图4所示的示例展示了具有低分辨率的信号。在实际的实施方式中，采样数字输入信号D'in 436可以是7位PCM信号并且调制器三角信号TRI 438可具有等于256倍的ΣΔ采样率的三角采样率。
采样数字输入信号D'in的采样可在生成数字PWM信号DPWM 430之后造成失真。此失真可以主要是二次谐波。对于图2的平衡BTL构型中所使用的放大器，偶次谐波可取消。剩余的三次谐波可小的足以被视为可忽略。
返回图2，两个数模转换器(DAC)212a、212b从数字PWM调制器210接收数字PWM信号DPWMa、DPWMb并且将数字PWM信号DPWMa、DPWMb转变成两个模拟信号。在此例子中，数字PWM信号DPWMa、DPWMb是1位信号并且两个DAC 212a、212b是产生两个模拟信号作为两个双向IDAC电流IPWMA、IPWMB的1位电流DAC。两个IDAC电流IPWMA、IPWMB具有与数字PWM信号DPWMa、DPWMb相同的轮廓并且在±IDACREF之间切换，其中IDACREF是IDAC参考电流。
每个模拟反馈电路214a、214b包括：第一回路积分器213a、213b；比较器215a、215b；反馈回路220a、220b以及输出级217a、217b。图2所示的模拟反馈电路214a、214b是二阶反馈电路并且因此还包括第二回路积分器219a、219b。每个第一回路积分器213a、213b的虚拟接地节点端216a、216b被配置成接收：(i)来自相应DAC 212a、212b的对应模拟信号；以及(ii)来自相应反馈回路220a、220b的反馈信号，如将在下文讨论的。两个第一回路积分器213a、213b的参考端218a、218b被配置成接收参考信号。在此例子中，参考信号是等于供电电压VP的一半的电压。每个输出级217a、217b包括各自提供对应输出信号VOUTA、VOUTB的对应输出级输出端224a、224b。两个输出信号VOUTA、VOUTB可形成可驱动扩音器202的、BD调制的(BTL配置的放大器204的两个半部同相切换)差分PWM信号VOUTA-VOUTB。可替代地，两个输出信号VOUTA、VOUTB可形成AD调制的(BTL配置的放大器204的半部反相切换)差分PWM信号VOUTA-VOUTB。
每个模拟反馈电路214a、214b的反馈回路220a、220b将输出级输出端224a、224b连接到对应的第一回路积分器213a、213b的虚拟接地节点端216a、216b。每个反馈回路220a、220b可包括对应的反馈电阻RFBA、RFBB 222a、222b。每个反馈回路220a、220b被配置成接收输出信号VOUTA、VOUTB并且将对应的反馈信号提供到对应的第一回路积分器213a、213b的虚拟接地节点端216a、216b。在此例子中，反馈信号是由于输入信号VOUTA、VOUTB通过对应反馈电阻RFBA、RFBB 222a、222b的反馈而产生的反馈电流IRFBA、IRFBB。两个反馈电流IRFBA、IRFBB与对应的IDAC电流IPWMA、IPWMB在对应的第一回路积分器213a、213b的虚拟接地节点端216a、216b处相加。
对图2的模拟反馈电路214a、214b的稳定性的要求可以是每个IDAC电流IPWMA、IPWMB的振幅大于对应的反馈电流IRFBA、IRFBB的振幅。
放大器204的供电电压VP可具有宽范围的值，尤其是在如图1所示，放大器204由DC-DC升压转换器供电时。供电电压的最大值可用于计算IDAC参考电流IDACREF。一旦确定IDACREF，音频路径的(转换)增益就固定并变得与供电电压VP无关。
图5展示了数字音频放大器504的音频路径中的不同噪声贡献者。同样在图2中示出的图5特征被赋予500系列的相应附图标记并且将不一定再次在这里进行描述。
输出噪声电压可以是音频功率放大器的关键性能度量。这在20Hz到20kHz的音频范围内可能尤其重要。音频路径的输入端处的ΣΔ调制器508将24位数字输入信号Din降为8位采样数字输入信号D'in。这一分辨率的降低可产生量化噪声eQ。此量化噪声可被ΣΔ调制器508内的回路滤波器(未示出)成形为带外的。保持在音频带宽中的量化噪声eQ可通过增大ΣΔ调制器508中的回路滤波器的过采样率或阶次来降低。过采样率可由数字PWM信号DPWMa、DPWMb的载波频率来限制。例如，过采样率可被限制到8倍的载波频率。回路滤波器的阶次可增大到的值为使得量化噪声eQ对放大器504的输出噪声电压的贡献相对于图5所展示的其它噪声贡献(如热噪声贡献和1/f噪声贡献)而言变得无关紧要。
反馈电阻RFB 522a、522b的噪声贡献以及模拟反馈电路514的第一回路积分器的等效输入噪声贡献分别被示出为噪声电压源vn,RFB(2倍)和vn,INP。这些噪声源在不放大的情况下跨输出端出现。由IDAC 512产生的噪声被示出为噪声电流源in,DAC。此噪声电流源in,DAC理论上与IDAC参考电流IDACREF的平方根成比例。将噪声电流源in,DAC乘以反馈电阻RFBA、RFBB522a、522b的电阻值以在放大器输出端处产生IDAC噪声电压vn,DAC(未示出)。以上可由下式来概括：
vn,DAC＝2·in,DAC·RFB (2)
在典型设计中，IDAC噪声电压源vn,DAC的这一贡献是放大器504的输出噪声电压中最主要的。因此，可通过减少来自IDAC噪声电压vn,DAC的主要噪声贡献来降低放大器504的输出噪声电压。这可通过降低反馈电阻RFB 522a、522b的电阻值和/或降低IDAC参考电流IDACREF来实现。然而，这可能违背了式1并且导致放大器504不稳定，尤其是在供电电压Vp下。为了维持稳定，反馈电阻RFB 522a、522b的电阻值可减小且参考电流IDACREF增大相同倍数。以此方式，式1的左手边的两个值的乘积保持固定。这会导致IDAC噪声电压vn,DAC降低，因为IDAC噪声电压vn,DAC与反馈电阻RFB 522a、522b的电阻值以及参考电流IDACREF的平方根是成比例的。这转化为模拟设计的经验法则：噪声的两倍减少需要四倍以上的功率。
IDAC噪声电压vn,DAC的主要贡献取决于IDAC接收到的数字PWM信号。如图4所展示的，由图2的数字PWM调制器产生的数字PWM信号DPWM在值±1之间切换。由图2的IDAC产生的模拟电流IPWMA、IPWMB将会具有与数字PWM信号DPWMa、DPWMb相同的轮廓但具有等于IDAC参考电流±IDACREF的量值。这导致IDAC噪声电压vn,DAC依赖于IDAC参考电流的值，如式3所展示的。
本公开的一方面是提供一种具有降低的输出噪声的音频放大器。如将在下文讨论的，这可以通过使用替代性调制方案来实现，所述替代性调制方案导致较低的平均值数字信号由DAC来接收。这导致DAC提供了较低的平均值模拟信号，所述较低的平均值模拟信号可产生较低的DAC噪声电压vn,DAC。
图6A到图6C展示了音频放大器604、604'、604”的例子。同样在图2中示出的图6A到图6C特征被赋予600系列的相应附图标记并且将不一定再次在这里进行描述。
图6A描绘了具有图2所示的放大器的直接PWM架构的简化的一阶单端版本。放大器604的模拟反馈电路614被称为一阶，因为模拟反馈电路614仅包括第一回路积分器613(且不包括任何另外的回路积分器)。放大器614被称为单端的，因为放大器614并非呈BTL构型。放大器包括用于从ΣΔ调制器608接收采样数字输入信号D'in的数字PWM调制器610。数字PWM调制器610可以与图4所描绘的方式类似的方式产生数字PWM信号DPWM。
图6B展示了具有与图6A的放大器等效的功能的放大器604'，在放大器604'中，图6A的数字PWM调制器610被彼此并联的ΔPWM调制器626'和方波载波信号发生器628'代替。ΔPWM调制器626'和方波载波信号发生器628'两者驱动对应的DAC：ΔPWM-DAC 612'-1和CLKPWM-DAC 612'-2。
方波载波信号发生器628'生成是1位方波的方波载波信号CLKPWM。方波载波信号CLKPWM表示采样数字输入信号D'in的数字脉冲宽度调制的载波分量，如图6A的数字PWM信号DPWM。在此例子中，对于为零的采样数字输入信号D'in，方波载波信号CLKPWM相当于图6A的数字PWM信号DPWM。方波载波信号CLKPWM的频率等于图6A的数字PWM信号DPWM的载波频率。
ΔPWM调制器626'从采样数字输入信号D'in生成ΔPWM信号ΔPWM。ΔPWM信号ΔPWM表示以下两项之间的差：(i)采样数字输入信号D'in的数字脉冲宽度调制，如图6A的数字PWM信号DPWM；与(ii)方波载波信号CLKPWM。以此方式，ΔPWM信号ΔPWM表示数字PWM信号DPWM的针对给定采样数字输入信号D'in的信号分量。ΔPWM信号ΔPWM可与采样数字输入信号D'in成比例。在此例子中，ΔPWM信号ΔPWM是三电平信号。下文将参考图7A到图7C来描述这些信号的另外的细节。
ΔPWM调制器626'从ΔΣ调制器608'接收采样数字输入信号D'in。ΔPWM调制器626'处理采样数字输入信号D'in和调制器三角信号TRI以生成如下文将详细讨论的ΔPWM信号ΔPWM。ΔPWM调制器626'可使用调制器比较器(未示出)将采样数字输入信号D'in与调制器三角信号TRI进行比较。ΔPWM调制器626'可直接从采样数字输入信号D'in与调制器三角信号TRI的比较而生成ΔPWM信号ΔPWM。可替代地，ΔPWM调制器626'可在将采样数字输入信号D'in与调制器三角信号TRI进行比较之后根据一个或多个额外的步骤来生成ΔPWM信号ΔPWM。调制器三角信号TRI可生成在ΔPWM调制器626'中或可从外部源提供。
作为生成ΔPWM信号ΔPWM的过程的一部分，ΔPWM调制器626'还可从采样数字输入信号D'in生成ΔPWM信号ΔPWM。ΔPWM调制器626'可基于图4所展示的方法来生成数字PWM信号DPWM。即，ΔPWM调制器626'可通过将采样数字输入信号D'in与调制器三角信号TRI进行比较来生成数字PWM信号DPWM。ΔPWM调制器626'可基于(i)方波载波信号CLKPWM与(ii)数字PWM信号DPWM之间的差来生成ΔPWM信号ΔPWM。例如，ΔPWM调制器626'可通过从数字PWM信号DPWM中减去方波载波信号CLKPWM来生成ΔPWM信号ΔPWM。
方波载波信号CLKPWM和ΔPWM信号ΔPWM分别由CLKPWM-DAC612'-2和ΔPWM-DAC612'-1接收并被转换成模拟信号。在此实施例中，两个DAC是IDAC。在第一回路积分器613'的虚拟接地节点端616'处将来自CLKPWM-DAC 612'-2的电流和来自反馈电阻RFB 622'的电流加上来自ΔPWM-DAC 612'-1的电流。第一回路积分器613'整合接收到的模拟信号以产生回路积分器输出信号VH。在此例子中，整合是线性操作。因此，加上第一回路积分器613'的虚拟接地节点端616'处的方波载波信号CLKPWM相当于加上在第一回路积分器613'之后的三角参考信号VTRI。图6C中示出了放大器604'的这一等效构型。
图6C是根据本公开的一方面的放大器604”的示例实施例。图6B的方波载波信号628'和相关联的DAC 612-2'已移除。通过将三角参考信号VTRI耦接到比较器615”的比较器参考端635”来重复方波载波信号628'和相关联的DAC 612-2'的功能。
放大器604”包括具有与上文关于图6b的ΔPWM调制器626'所描述的功能相同的功能的ΔPWM调制器626”。
放大器604”仍可生成方波载波信号CLKPWM，例如，在ΔPWM调制器626”中。可替代地，放大器604”可从外部源接收方波载波信号CLKPWM。方波载波信号CLKPWM可用于生成ΔPWM信号ΔPWM。方波载波信号CLKPWM还可用于生成三角参考信号VTRI。
加上在第一回路积分器613”之后的三角参考信号VTRI相当于加上第一回路积分器613”的输入端处的方波载波信号CLKPWM。三角参考信号VTRI可通过对方波信号(如方波载波信号CLKPWM)求一阶积分而生成。然而，此类处理不需要方波信号由IDAC 612”进行处理，如图6B中的情况。
IDAC 612”被配置成从ΔPWM调制器626”接收ΔPWM信号ΔPWM并且以三电平IDAC电流的形式提供三电平模拟信号。IDAC 612”是三电平或1.5位IDAC。在其它例子中，除了IDAC 612”之外的三电平DAC可被配置成从ΔPWM调制器626”接收ΔPWM信号ΔPWM并且提供三电平模拟信号。
放大器604”另外包括模拟反馈电路614”。模拟反馈电路614”包括：第一回路积分器613”；比较器615”；反馈回路620”以及输出级617”。第一回路积分器613”的虚拟接地节点端616”从IDAC 612”接收三电平模拟信号并经由反馈回路620”从输出级617”接收反馈信号。第一回路积分器613”的参考端618”被配置成接收参考信号(在此例子中为VP/2)。第一回路积分器613”的积分器输出端644”被配置成提供回路积分器输出信号VH。
比较器616”的比较器输入端646”被配置成从第一回路积分器613”接收回路积分器输出信号VH。比较器将回路积分器输出信号VH与在比较器参考端635”处接收到的三角参考信号VTRI进行比较。因此，比较器615”可提供适合于驱动输出级617”的驱动信号。输出级617”包括提供输出信号VOUT的输出级输出端624”，所述输出信号VOUT可用于驱动扩音器。
图6C所描述的本公开的方面是将图6A的放大器中生成的数字PWM信号DPWM分成(i)载波分量：方波载波信号CLKPWM；以及(ii)信号分量：ΔPWM信号ΔPWM，并且将这两个分量注入到放大器604”中的不同位置处。在IDAC 612”处接收信号分量(ΔPWM信号ΔPWM)。在比较器参考端635”处接收载波分量作为三角参考信号VTRI，所述三角参考信号VTRI相当于方波载波信号CLKPWM的积分。以此方式，图6C的音频放大器可具有与图6A和图6B的音频放大器相比经改善的噪声性能。在图2和图6A的直接PWM架构中，信号分量和载波分量均被注入到模拟反馈电路中。这三个音频放大器的剩余性能参数可以是标称地等效的。
图6C可具有经改善的噪声性能，因为仅信号分量(ΔPWM信号ΔPWM)由IDAC 612”进行处理。ΔPWM信号ΔPWM是在值+N、0和-N之间切换的三电平信号，其中N是整数。例如，N可以是1、2或另一个值。因此，由IDAC 612”提供的IDAC电流可具有以下三个值中的一个值：+N×IDACREF、-N×IDACREF或0。这种三电平IDAC 612”通常被称为1.5位IDAC。IDAC 612”处注入的噪声电流变得与采样数字输入信号D'in成比例。因此，在采样数字输入信号D'in的值为零时，零噪声注入到IDAC 612”处。因此，IDAC 612”的上一主要噪声源贡献可在D'in为零时变得可忽略并且在D'in不为零时减少。
三角参考信号VTRI(相当于载波分量)的等量噪声贡献通过模拟反馈电路614”的增益而降低。模拟反馈电路614”的回路滤波器阶次或回路积分器阶次可通过添加额外的回路积分器来增大。额外的积分器的增益可减少三角参考信号VTRI的等效输入噪声贡献，从而进一步改善图6C的放大器604”的噪声性能。载波分量的噪声贡献因此被额外的积分器抑制并且可变得不相干。
图6C的放大器604”相对于图6A的放大器604具有额外的自由度。即，三角参考信号VTRI的振幅可独立于参考电流IDACREF而增大。此自由度可用于提高模拟反馈电路614”的稳定性。
图7A到图7C展示了将数字PWM信号DPWM 730分解成以下各项的叠加的示例实施例：(i)载波分量：方波载波信号CLKPWM 732；以及(ii)信号分量：ΔPWM信号ΔPWM 734。数字PWM信号DPWM 730与图4的数字PWM信号DPWM完全相同、具有相应的采样数字输入信号D'in736。还示出了调制器三角信号TRI 738、∑Δ时钟信号CLKΣΔ740和调制器三角时钟信号CLKCNT 742以供参考。调制器三角信号TRI 738具有大于或等于负全刻度值-FS且小于或等于正全刻度值+FS的值的范围。
图7A到图7C用图形展示了根据本公开的实施例的图6B和图6C的ΔPWM调制器可如何生成ΔPWM信号ΔPWM 734的例子。附图展示了数字PWM信号DPWM 730可如何通过将调制器三角信号TRI 738与采样数字输入信号D'in进行比较而生成。然后，ΔPWM信号ΔPWM 734可基于数字PWM信号DPWM 730与方波载波信号CLKPWM 732之间的差而生成。
在此例子中，数字PWM信号DPWM 730是以恒定跃迁率或载波频率在值+1与-1之间切换的1位信号。方波载波信号CLKPWM 732具有固定的50％的占空比以及与数字PWM信号DPWM 730相同的载波频率。方波载波信号CLKPWM在值+1与-1之间变化。方波载波信号CLKPWM相当于从零值采样数字输入信号D'in产生的数字PWM信号DPWM，如图7A所示。
调制器三角信号TRI 738的周期确定了数字PWM信号DPWM 730和方波载波信号CLKPWM 732两者的载波频率。在此例子中，调制器三角信号TRI 738的周期等于ΣΔ时钟信号CLKΣΔ440的周期。
ΔPWM信号ΔPWM 734可基于数字PWM信号DPWM 730与方波载波信号CLKPWM 732之间的差而生成。方波载波信号CLKPWM 732表示数字PWM信号DPWM 730的载波分量。因此，方波载波信号CLKPWM732与数字PWM信号DPWM 730同相或如图所示具有与数字PWM信号DPWM 730的零相移。即，数字PWM信号DPWM 730的单个周期与方波载波信号CLKPWM 732的单个周期是时间对准的，从而使得数字PWM信号DPWM 730的峰值和谷值与方波载波信号CLKPWM 732的峰值和谷值在时间上相对应。然后，ΔPWM信号ΔPWM 734可通过从数字PWM信号DPWM 730中减去方波载波信号CLKPWM 732而生成。
在替代性实施例中，方波载波信号CLKPWM 732与数字PWM信号DPWM 730之间可存在π弧度的相移。在此情况下，数字PWM信号DPWM 730的峰值将会与方波载波信号CLKPWM 732的谷值在时间上相对应，反之亦然。然后，ΔPWM信号ΔPWM 734可通过方波载波信号CLKPWM732和数字PWM信号DPWM 730的相加而生成。π弧度相移相当于对图7B和图7C所示的方波载波信号CLKPWM 732进行取负。因此，将数字PWM信号DPWM 730加上相移的(取负的)方波载波信号CLKPWM 732相当于从数字PWM信号DPWM 730中减去非相移的方波载波信号CLKPWM 732。
数字PWM信号DPWM 730的相位与调制器三角信号TRI 738的相位有关。在图7A到图7C的例子中，方波载波信号CLKPWM 732的相位因此也与调制器三角信号TRI 738的相位有关。在此例子中，方波载波信号CLKPWM 732和数字PWM信号DPWM 730均相对于调制器三角信号TRI 738进行了π弧度相移，从而使得数字PWM信号DPWM 730和方波载波信号CLKPWM 732两者的峰值与调制器三角信号TRI 738的谷值在时间上相对应，反之亦然。换言之，方波载波信号CLKPWM 732的跃迁与具有中间值(在此例子中为零)的调制器三角信号TRI 738在时间上相对应。
如图7C可见，ΔPWM信号ΔPWM 734由脉冲宽度与采样数字输入信号D'in 736成比例的脉冲组成。脉冲可被认为相对较窄并且在方波载波信号CLKPWM 732的上升或下降边缘开始或结束。ΔPWM信号ΔPWM734是在此例子中在值+2、0和-2之间切换的三电平信号。
图7A展示了，在采样数字输入信号D'in 736为零时，数字PWM信号DPWM 730具有50％的占空比。因此,数字PWM信号DPWM 730和方波载波信号CLKPWM是等效的并且相应的ΔPWM信号ΔPWM 734为零。
图7B展示了在采样数字输入信号D'in 736大于零时的相同信号。数字PWM信号DPWM730的占空比大于50％。相应的ΔPWM信号ΔPWM734是邻近方波载波信号CLKPWM 732的边缘的一系列正脉冲。
在采样数字输入信号D'in 736小于零时，如图7C所示，数字PWM信号DPWM 730的占空比小于50％并且ΔPWM信号ΔPWM 734变成一系列负脉冲。
在一些应用中，如相对于图7B所描述的生成ΔPWM信号ΔPWM作为数字PWM信号DPWM与方波载波信号CLKPWM之间的差可将不期望的交互引入ΔPWM信号ΔPWM与模拟反馈电路614”之间。下文描述的图10A到图10C、图11、图12、图13A到图13C涉及通过将采样数字输入信号D'in与调制器三角信号TRI进行比较来直接生成ΔPWM信号ΔPWM 734的替代性方式。即，可能并不需要关于图7A到图7C所描述的生成数字PWM信号DPWM 730的中间步骤。
图8A到图8C示出了图6A和图6C的两个放大器的不同电平的采样数字输入信号D'in的调制信号、回路积分器信号和输出信号。在图8A到图8C的例子中，图6C的ΔPWM调制器通过从数字PWM信号DPWM中减去方波载波信号CLKPWM来生成ΔPWM信号ΔPWM，如图7A到图7C所展示的。
图8A到图8C的上部区域示出了：(i)由图6A的电路处理的数字PWM信号DPWM 830；以及(ii)由图6C的电路处理的ΔPWM信号ΔPWM 834和方波载波信号CLKPWM 832(其中DPWM＝ΔPWM+CLKPWM)。
图8A到图8C的中间区域示出了在图6A和图6C的比较器输入端和比较器参考端处接收到的信号。这些信号包括：
(i)由图6A的第一回路积分器提供的数字回路积分器输出信号VH(DPWM)848；
(ii)等于供电电压的一半、在图6A的比较器参考端处接收到的固定电平信号Vp/2854；
(iii)由图6C的第一回路积分器提供的Δ回路积分器输出信号VH(ΔPWM)850；以及
(iv)在图6C的比较器参考端处接收到的三角参考信号VTRI 852。
三角参考信号VTRI 852与两个回路积分器输出信号VH(DPWM)848、VH(ΔPWM)850有关：VH(DPWM)＝VTRI-VH(ΔPWM)。
图8A到图8C的下部区域示出了与图6A和图6C的放大器各自的输出级相同的输出信号VOUT 855。输出信号VOUT 855在与ΔPWM交叉856、858相对应的时间处切换，其中Δ回路积分器输出信号VH(ΔPWM)850与图6C的三角参考信号VTRI 852相交。ΔPWM交叉860、862在与DPWM交叉860、862等效的时间处发生，其中数字回路积分器输出信号VH(DPWM)848与图6A的固定电平信号Vp/2 854相交。比较器的传播延迟取决于其在比较器输入端和比较器参考端处接收的信号的坡度和梯度。
图8A示出了在采样数字输入信号D'in为零时图6A和图6C的放大器的响应。在此情况下，数字PWM信号DPWM 830具有50％的占空比并且ΔPWM信号ΔPWM 834为零。Δ回路积分器输出信号VH(ΔPWM)850是对称的三角波，并且在(环绕的)ΔPWM交叉856a、858a处，Δ回路积分器输出信号VH(ΔPWM)850和三角参考信号VTRI 852具有相反的坡度。即，所述信号中的一个信号具有正坡度并且另一个信号具有负坡度，从而产生了ΔPWM交叉856a、858a。
图8B示出了在采样数字输入信号D'in增大到1/8FS(全刻度的八分之一)时图6A和图6C的放大器的响应。ΔPWM信号ΔPWM 834产生了两个窄脉冲，这两个窄脉冲各自造成了Δ回路积分器输出信号VH(ΔPWM)850在脉冲时长期间的暂时坡度变化。然而，脉冲的时长短得足以使暂时的坡度变化不影响Δ回路积分器输出信号VH(ΔPWM)850在ΔPWM交叉856b、858b处的坡度。因此，比较器的传播延迟将会保持与零输入情况下相同。
图8C示出了在采样数字输入信号D'in进一步增大到3/8FS时图6A和图6C的放大器的响应。在此情况下，Δ回路积分器输出信号VH(ΔPWM)850和三角参考信号VTRI 852在第一ΔPWM交叉856c处的坡度与图8A和图8B中的坡度相同。然而，在第二ΔPWM交叉858c处，Δ回路积分器输出信号VH(ΔPWM)850和三角参考信号VTRI 852的坡度不同于区段(a)和区段(b)中第二ΔPWM交叉858a、858b处的那些坡度。即，所述坡度在第二ΔPWM交叉858c处均为负的。坡度之差在数学上与上一情况完全相同，然而，真实比较器的传播延迟可以有所不同。因此，可以存在传播延迟突变。在此例子中，在1/4FS的采样数字输入信号D'in电平处可以存在传播延迟突变。这种传播延迟突变可触发图6C的放大器的模拟反馈电路的稳定响应并且导致音频放大器的输出的不令人期望的交越型失真。
图9A到图9C展示了根据本公开的一方面的可由ΔPWM调制器生成的改变的ΔPWM信号ΔPWM。为方便起见，在图9A中重复了来自图8C的信号中的一些信号。ΔPWM信号ΔPWM934a具有各自在方波载波信号CLKPWM 932a的上升边缘和下降边缘处的两个正脉冲964、966。
在图9B中，ΔPWM信号ΔPWM 934b的第二脉冲966已移位到第一脉冲964之前形成以方波载波信号CLKPWM 932b的下降边缘为中心的单个合并的ΔPWM脉冲968b。下文关于图10A到图10C、图11、图12、图13A到图13C提供了这种合并的ΔPWM脉冲968b可如何生成的描述。合并的ΔPWM信号ΔPWM 934b具有与最初的ΔPWM信号ΔPWM 934a相同的平均值。因此，输出信号VOUT 955b的输出脉冲维持与输出信号VOUT 955a的最初输出脉冲相同的脉冲宽度。输出脉冲在时间上的位置可小量改变但不应对放大器的性能产生负面影响。合并的ΔPWM信号ΔPWM 934b的优点在于，Δ回路积分器输出信号VH(ΔPWM)950和三角参考信号VTRI952在ΔPWM交叉956b、958b处的坡度现在是一致的并且独立于采样数字输入信号D'in的电平。因此，比较器的传播延迟将会保持更加一致。
图9C展示了针对采样数字输入信号D'in的负值，合并的ΔPWM信号ΔPWM 934c的类似实施方式。所得的合并的ΔPWM脉冲968c以方波载波信号CLKPWM的上升边缘为中心。将合并的ΔPWM脉冲968b、968c定位在方波载波信号932b、932c的边缘上可使合并的ΔPWM脉冲968b、968c能够与Δ回路积分器输出信号VH(ΔPWM)950和三角参考信号VTRI 952的ΔPWM交叉956、958在时间上分离。因此，Δ回路积分器输出信号VH(ΔPWM)950和三角参考信号VTRI952在ΔPWM交叉956、958处的坡度现在是一致的并且独立于采样数字输入信号D'in的电平。因此，比较器的传播延迟也将会保持更加一致。
图10A到图10C、图11、图12、图13A到图13C用图形示出了ΔPWM信号ΔPWM可如何由ΔPWM调制器通过将采样数字输入信号D'in与调制器三角信号TRI进行比较而直接生成的例子。可能不需要生成数字PWM信号DPWM的中间步骤。同样在图7中示出的图10到图13特征被赋予1000系列到1300系列的相应附图标记并且将不一定再次进行描述。
虽然在图10A到图10C、图11、图12、图13A到13C的实施例中可不再生成数字PWM信号DPWM，但是所生成的Δ脉冲宽度调制信号ΔPWM仍可被视为表示方波载波信号CLKPWM与采样数字输入信号D'in的数字脉冲宽度调制之间的差。此外，采样数字输入信号D'in的这种数字脉冲宽度调制可与方波载波信号CLKPWM同相或具有与所述方波载波信号CLKPWM的零相移。
在图10A到图10C、图11、图12、图13A到图13C的例子中，ΔPWM信号ΔPWM不从数字PWM信号生成，所述数字PWM信号进而从调制器三角信号TRI生成。因此，可将任意的相位差或时间偏移引入调制器三角信号TRI与方波载波信号CLKPWM之间。在图10到图13的例子中，调制器三角信号TRI包括第一调制器三角波形TRIPOS和第二调制器三角波形TRINEG。在这些例子中，调制器三角信号TRI与方波载波信号CLKPWM之间的相位差为使得：第一调制器三角波形的谷值与方波载波信号CLKPWM的下降边缘在时间上相对应；并且第二调制器三角波形的峰值与方波载波信号CLKPWM的上升边缘在时间上相对应。这可使合并的ΔPWM脉冲1064、1066能够定位在关于图9B和图9C所描述的方波载波信号CLKPWM 1032的上升边缘和下降边缘上。
图10A到图10C用图形展示了根据本公开的一方面的图9B和图9C的合并的ΔPWM信号ΔPWM可如何生成的例子。通过将采样数字输入信号D'in 1036与不同类型的调制器三角信号TRI 1038进行比较来生成合并的ΔPWM信号ΔPWMMRG 1034。
调制器三角信号TRI 1038包括第一调制器三角波形TRIPOS 1038-1和第二调制器三角波形TRINEG 1038-2。第一调制器三角波形TRIPOS1038-1和第二调制器三角波形TRINEG1038-2是阶梯信号。第一调制器三角波形TRIPOS 1038-1和第二调制器三角波形TRINEG1038-2的信号电平范围不重叠。因此，第一调制器三角波形TRIPOS 1038-1与第二调制器三角波形TRINEG 1038-2之间存在空信号范围1065，空信号范围1065包括与采样数字输入信号D'in 1036的零值相对应的零信号电平1067。
在方波载波信号1032的周期的第一半期间，第一调制器三角波形TRIPOS 1038-1具有大于零且小于或等于正全刻度值+FS的正值范围。第二调制器三角波形TRINEG 1038-2可具有小于负全刻度值-FS的值(未示出)。在方波载波信号1032的周期的第二半期间，第一调制器三角波形TRIPOS 1038-1可具有大于正全刻度值+FS的值(未示出)。第二调制器三角波形TRINEG 1038-2具有小于零且大于或等于负全刻度值-FS的负值范围。以此方式，采样数字输入信号D'in 1036在方波载波信号1032的周期的第一半期间可不与第二调制器三角波形TRINEG 1038-2相交。以此方式，采样数字输入信号D'in 1036在方波载波信号1032的周期的第二半期间可不与第一调制器三角波形TRIPOS 1038-1相交。
第二调制器三角波形1038-2与第一调制器三角波形1038-1的经反射的时移版本相对应，其中所述反射大约为零信号电平。
在采样数字输入信号D'in 1036的信号电平处于空信号范围1065内时，ΔPWM信号ΔPWMMRG 1034将会是零。空信号范围可使能在不生成数字PWM信号的情况下生成ΔPWM信号ΔPWMMRG 1034。
在图10A中，采样数字输入信号D'in 1036为零并且因此处于空信号范围1065内。因此，采样数字输入信号D'in 1036不与第一调制器三角波形TRIPOS 1038-1或第二调制器三角波形TRINEG 1038-2相交，并且ΔPWM信号ΔPWMMRG 1034为零。
在图10B中，采样数字输入信号D'in 1036增大到1/4FS并且在两个点处与第一调制器三角波形TRIPOS 1038-1相交。这导致ΔPWM信号ΔPWMMRG 1034中的对称的正ΔPWM脉冲1064位于方波载波信号CLKPWM 1032的下降边缘上。在此例子中，ΔPWM信号ΔPWMMRG 1034中的正ΔPWM脉冲1064以方波载波信号CLKPWM 1032的下降边缘为中心。
在图10C中，采样数字输入信号D'in 1036减小到-1/2FS并且在两个点处与第二调制器三角波形TRINEG 1038-2相交。这导致ΔPWM信号ΔPWMMRG 1034中的对称的负ΔPWM脉冲1066位于方波载波信号CLKPWM 1032的上升边缘上。在此例子中，ΔPWM信号ΔPWMMRG 1034中的负ΔPWM脉冲1066以方波载波信号CLKPWM 1032的上升边缘为中心。
以此方式，ΔPWM信号ΔPWMMRG 1034中的脉冲位于方波载波信号CLKPWM 1032的边缘上、可选地以所述边缘为中心。
对图10A到图10C的检查表明，正或负合并的ΔPWM脉冲1064、1066的最大脉冲宽度被限制到方波载波信号CLKPWM 1032的周期的一半。这是因为在方波载波信号CLKPWM 1032的周期的一半内，第一调制器三角波形TRIPOS 1038-1和第二调制器三角波形TRINEG 1038-2各自仅具有可能可通过采样数字输入信号D'in 1036相交的值。即，如上文讨论的，在仅方波载波信号CLKPWM 1032的周期的子集内，第一调制器三角波形TRIPOS 1038-1和第二调制器三角波形TRINEG 1038-2各自具有与采样数字输入信号D'in 1036的可能值的范围重叠的值的范围。此最大脉冲宽度可驱动图6C的模拟反馈电路进行削波、因此应容置采样数字输入信号D'in 1036的全范围。
在图10A到图10C的例子中，ΔPWM信号ΔPWMMRG 1034是具有值-2、0和+2的三电平信号。因此，ΔPWM脉冲1064、1066下的表示脉冲的有效信号分辨率的区域被限制到整数倍数M：2(振幅)×2(CLKCNT的周期)＝4M。此有效信号分辨率可通过将ΔPWM信号ΔPWMMRG 1034中的合并的ΔPWM脉冲1064、1066的振幅或量值减小到±1来提高，从而使得ΔPWM脉冲下的区域变成整数倍数M：1(振幅)×2(CLKCNT的周期)＝2M。在这种情况下，合并的ΔPWM脉冲1064、1066的脉冲宽度应增加一倍以维持ΔPWM信号ΔPWMMRG 1034中相同的循环平均值。因此，合并的ΔPWM脉冲1064、1066的较宽的最大脉冲宽度可用于容置采样数字输入信号D'in1036的全范围。
图11用图形展示了根据本公开的一方面的较低振幅ΔPWM信号ΔPWMMRG 1134可如何生成的另一例子。如图10A到图10C中，调制器三角信号TRI 1138包括第一调制器三角波形TRIPOS 1138-1和第二调制器三角波形TRINEG 1138-2。第一调制器三角波形TRIPOS 1138-1和第二调制器三角波形TRINEG 1138-2具有与关于图10A到图10C所描述的那些特性类似的特性，以下各项除外：
(i)这两个信号的量值现在持续大于零且小于或等于对应的全刻度值+FS、-FS；
(ii)相对于图10A到图10C，这两个信号现在使其可被采样数字输入信号D'in 1136拦截的宽度范围增加了一倍。即，在方波载波信号CLKPWM 1132的整个周期内，第一调制器三角波形TRIPOS 1038-1和第二调制器三角波形TRINEG 1038-2各自具有与采样数字输入信号D'in 1036的可能值的范围重叠的值的范围；以及
(iii)相对于图10A到图10C，这两个信号现在使信号电平分辨率增加了一倍。这是因为存在是调制器三角时钟信号CLKCNT 1142的跃迁的两倍的跃迁，所述跃迁在调制器三角波形1038-1、1038-2具有可能可被采样数字输入信号D'in 1036拦截的值的时间长度内可用。
使这两个调制器三角波形TRIPOS、TRINEG 1138-1、1138-2可被采样数字输入信号D'in 1136拦截的宽度范围增加一倍使合并的ΔPWM脉冲1164、1166的最大脉冲宽度翻倍为方波载波信号CLKPWM 1132的一个周期。这使合并的ΔPWM脉冲1164、1166的量值减小到±1，同时维持ΔPWM信号ΔPWMMRG 1134中的循环平均值。
图11示出了ΔPWM信号ΔPWMMRG 1134中所得的合并的ΔPWM脉冲1164、1166。ΔPWM信号ΔPWMMRG 1134现在是在值+1、0和-1之间切换的三电平信号。如果图6C的ΔPWM调制器向IDAC提供ΔPWM信号ΔPWMMRG 1134，所得的IDAC电流将会是具有值+IDACREF、-IDACREF或0的三电平电流。
在维持调制器三角时钟信号CLKCNT 1142的频率的同时使合并的ΔPWM脉冲1164、1166的脉冲宽度范围增加一倍使合并的ΔPWM脉冲1164、1166的有效信号分辨率增加了一倍。因此，采样数字输入信号D'in 1136的信号电平分辨率也可增加一倍。如果采样数字输入信号D'in1136由之前的ΔΣ调制器提供，则信号电平分辨率增加一倍将会使量化噪声降低6dB。
在图11中，在与第一调制器三角波形TRIPOS 1138-1的各个顶部相对应的时间处对采样数字输入信号D'in 1136进行采样，所述各个顶部还与第二调制器三角波形TRINEG1138-2的各个顶部相对应。以此方式，采样数字输入信号D'in 1136以及调制器三角信号TRI1138-1、1138-2中的任一调制器三角信号TRI不应在方波载波信号CLKPWM 1132的一个周期中相交超过两次。为了使能这一点，图11中的∑Δ时钟信号CLKΣΔ1140相对于图10A到图10C已在时间上发生移位。图11中的∑Δ时钟信号CLKΣΔ1140的跃迁与调制器三角信号TRI1138的峰值对准。因此，采样数字输入信号D'in 1136的新样本/值在与第一调制器三角波形TRIPOS1138-1和第二调制器三角波形TRINEG 1138-2各自的各个顶部相对应的时间处开始。在替代性实施例中，∑Δ时钟信号CLKΣΔ1140的跃迁可与调制器三角信号TRI 1138的谷值对准。
图12用图形展示了根据本公开的一方面的生成较低噪声ΔPWM信号ΔPWMMRG 1234的示例方式。除了∑Δ时钟信号CLKΣΔ1240的频率增加一倍之外，图12中的信号与图11的那些信号相同。这导致分辨率进一步增加且带内量化噪声降低。因此，采样数字输入信号D'in1236的新样本在与第一调制器三角波形TRIPOS 1238-1和第二调制器三角波形TRINEG 1238-2各自的各个顶部和底部相对应的时间处开始。
对于零值的采样数字输入信号D'in，ΔPWM信号ΔPWMMRG 1234具有零值，并且因此，下游IDAC(如图6C的IDAC)产生为零的IDAC电流。因此，IDAC电流中不存在所得的跃迁。因此，IDAC电流的跃迁率取决于ΔPWM信号ΔPWM，所述ΔPWM信号ΔPWM进而取决于采样数字输入信号D'in。因此，IDAC电流的跃迁率不可被视为是恒定的，即，IDAC电流不具有恒定跃迁率(CTR)。
图13A到图13C用图形展示了根据本公开的一方面的生成具有恒定跃迁率(CTR)的CTRΔPWM信号ΔPWMCTR 1334的示例方式。
使用CTRΔPWM信号ΔPWMCTR 1334(具有CTR)可降低符号间干扰(ISI)。ISI可以是1位DAC的失真源。
可通过引入正和负合并的ΔPWM脉冲1364、1366两者的最小脉冲宽度来将CTR引入到ΔPWM信号ΔPWMCTR 1334。即，ΔPWM信号ΔPWMCTR 1334包括采样数字输入信号D'in 1336的值的每个可能跃迁处的脉冲，不管采样数字输入信号D'in 1336的值。脉冲可以是正的或负的并且至少具有最小脉冲宽度。
在此例子中，最小脉冲宽度通过如附图13A到图13C所示的修改第一调制器三角波形TRIPOS 1338-1和第二调制器三角波形TRINEG1338-2的形状而引入。第一调制器三角波形TRIPOS 1338-1包括从第一调制器三角波形TRIPOS 1338-1的每个谷值延伸到小于负全刻度值-FS的信号电平的负凸起1368。类似地，第二调制器三角波形TRIENG 1338-2包括从第二调制器三角波形TRIENG 1338-2的每个峰值延伸到大于正全刻度值+FS的信号电平的正凸起1370。
即，第一调制器三角波形TRIPOS和第二调制器三角波形TRINEG各自具有覆盖采样数字输入信号D'in 1336的值的整个范围的范围。即，在此例子中，第一调制器三角波形TRIPOS和第二调制器三角波形TRINEG均具有大于或等于负全刻度值且小于或等于正全刻度值的值的范围。在其它例子中，仅第一调制器三角波形TRIPOS和第二调制器三角波形TRINEG之一可具有覆盖采样数字输入信号D'in 1336的值的整个范围的范围。
第一调制器三角波形TRIPOS 1338-1的底部或谷值处的负凸起1368确保针对任何值的D'in均与采样数字输入信号D'in 1336相交。采样数字输入信号D'in 1336的零或负值将会导致最小脉冲宽度正合并的ΔPWM脉冲1364-3。这导致正合并的ΔPWM脉冲1364对于采样数字输入信号D'in 1336的所有信号电平而言具有恒定跃迁率。类似地，第二调制器三角波形TRINEG 1338-2的顶部或峰值处的正凸起1370确保针对任何值的D'in均与采样数字输入信号D'in 1336相交。采样数字输入信号D'in 1336的零或正值将会导致最小脉冲宽度负合并的ΔPWM脉冲1366-1。这导致负合并的ΔPWM脉冲对于采样数字输入信号D'in 1336的所有信号电平而言具有恒定跃迁率。所得的ΔPWM信号ΔPWMCTR 1334具有带正和负脉冲的CTR。这可以降低或消除ISI以及由IDAC产生的任何所得的失真。
对于零值的采样数字输入信号D'in 1336而言，在固定的宽度/时长(在此例子中，最小宽度/时长)的情况下，恒定跃迁率ΔPWM信号ΔPWMCTR 1334将会由改变正和负合并的ΔPWM脉冲1364、1366组成。由于ΔPWM信号ΔPWMCTR 1334的合并的ΔPWM脉冲1364、1366的最小脉冲宽度，IDAC电流噪声的噪声贡献现在可高于针对图7A到图7C和图10A到图10C、图11、图12的调制方案。然而，IDAC电流噪声的噪声贡献仍可以是可忽略的，因为最小脉冲宽度合并的ΔPWM脉冲1364、1366可具有非常小的占空比。
图13A到图13C所示的凸起可被视为添加到图12的调制器三角波形。然而，将了解的是，可将类似的凸起添加到本文讨论的其它三角波形，包括图10A到图10C和图11的波形。
本文公开的电路中的一个或多个电路(包括本文公开的ΔPWM调制器)可被实施在具有桥接式负载(BTL)构型的放大器(如图1、图2和图4所展示的放大器)中。如下文将讨论的，这可能使失真得到改善。
在缺乏图13A到图13C的凸起的情况下，采样数字输入信号D'in的正值可产生仅ΔPWM信号ΔPWMMRG中的正脉冲、以及因此还有具有量值+IDACREF的仅IDAC电流脉冲。类似地，采样数字输入信号D'in的负值可产生具有量值-IDACREF的仅IDAC电流脉冲。由IDAC提供的正IDAC电流电平与负IDAC电流电平之间的错误匹配可能导致标志相关增益，所述标志相关增益进而可造成偶次失真。
然而，在平衡系统中，偶次失真可减少或抵消。D类音频放大器可便利地被实现为如上文讨论的BTL放大器，以便使来自同一供电轨的输出信号摆幅增加一倍。因此，如果两个桥接半部适当地匹配，则可充分地处理偶次失真。因此，失真可减小到可接受的电平，如果：两个桥接半部的负IDAC电流电平与彼此充分匹配；并且两个桥接半部的正IDAC电流电平与彼此充分匹配。将负IDAC电流电平与其正IDAC电流电平相匹配可能不那么重要。
图14A展示了由图6C的1.5位IDAC提供的三电平IDAC电流信号的模拟的总谐波失真加噪声(THD+N)。示出了THD+N与1kHz数字输入信号Din的信号电平。仅量化噪声示出在附图中。
图14A示出了以下三条曲线：
●在IDAC用图7A到图7C的ΔPWM信号ΔPWM驱动时IDAC电流的ΔPWM-IDAC迹线(实曲线)。ΔPWM-IDAC迹线1472a针对以8倍fs运行的∑Δ调制器且针对7位输出分辨率的采样数字输入信号D'in进行模拟，其中fs是方波载波信号CLKPWM的频率(PWM载波频率)。
●在IDAC用图13C的ΔPWM信号ΔPWMCTR驱动时IDAC电流的ΔPWMCTR-IDAC迹线(点曲线)。ΔPWMCTR-IDAC迹线1474a针对以8倍fs运行的∑Δ调制器且针对8位输出分辨率的采样数字输入信号D'in进行模拟。图13C的ΔPWM信号ΔPWMCTR示出了量化噪声由于较高输出分辨率的采样数字输入信号D'in而相对于ΔPWM-IDAC迹线1472a降低6dB。
●在IDAC用图13C的ΔPWM信号ΔPWMCTR驱动时IDAC电流的ΔPWMCTR-16-IDAC迹线(短曲线)，但是此次是针对以16倍fs运行的∑Δ调制器且具有8位输出分辨率的采样数字输入信号D'in。ΔPWMCTR-16-IDAC迹线1476a实现了量化噪声相对于ΔPWM-IDAC迹线1472a降低大约20dB。
图14A还示出了，在较高信号电平，两个ΔPWMCTR迹线1474a、1476a的失真略高于ΔPWM-IDAC迹线1472a的失真。然而，这可以在将模拟反馈电路的影响考虑在内时发生改变，如将在下文参考图14B讨论的。
图14B示出了系统或音频放大器的输出信号的THD+N，其中IDAC电流驱动具有三阶回路滤波器的固定载波模拟反馈电路。三阶回路滤波器可包括三个回路积分器。
图14B示出了以下两条曲线：
●ΔPWM-SYS迹线(实曲线)1472b示出了在模拟反馈电路由与ΔPWM-IDAC迹线1472a相对应的IDAC电流驱动时系统的输出信号的THD+N。(即，利用图7C的ΔPWM信号ΔPWM。)ΔPWM-SYS迹线1472b的THD+N在数字输入信号Din高于约10dB时增大。在生成ΔPWM信号ΔPWM作为数字PWM信号DPWM与方波载波信号CLKPWM之间的明确差(如图7C所展示的)时，这种增大由ΔPWM信号ΔPWM与模拟反馈电路的交互(如关于图8A到图8C所解释的)引起。
●ΔPWMCTR-16-SYS迹线(实曲线)1476b示出了在模拟反馈电路由与ΔPWM-IDAC迹线1476a相对应的IDAC电流驱动时系统的输出信号的THD+N。(即，利用图13C的ΔPWM信号ΔPWMCTR。)ΔPWMCTR-16-SYS迹线1476b类似于ΔPWM-SYS迹线1476a。相对于IDAC电流的THD+N，数字输入信号Din的系统的输出信号的THD+N存在10dB以上的可忽略的增大。这表明，恒定跃迁率合并的ΔPWM信号ΔPWMCTR可减少或消除ΔPWM信号ΔPWM与模拟反馈电路的交互。图10A到图10C、图11、图12所展示的非CTR合并的ΔPWM信号ΔPWMMRG可展现相对于图7C的非合并的ΔPWM信号ΔPWM而言类似的10dB以上的输出信号THD+N降低。
本文公开的例子中的一个或多个例子可使用由基于(Δ)PWM数字信号驱动的1.5位电流DAC。此数字信号格式使能了零输入噪声模式，其中DAC的输出电流在大多数时间为零。例如，代替在零周围抖动，其可以完全(或几乎完全)关闭。此外，ΔPWM调制方案可为模拟反馈回路中所使用的PWM参考三角的相位/时序而定制。
有利的是，本文公开的例子可被视为将PWM信号分解为载波分量和信号分量并且将那些信号注入到反馈回路中的不同位置处。而且，有利的是，本文公开的ΔPWMCTR方案可应用恒定跃迁率。
以上附图中的指令和/或流程图步骤可以以任何顺序执行，除非明确规定了特定顺序。而且，本领域技术人员将意识到，虽然已经讨论了一个示例指令集/方法，但是本说明书中的材料也可以以各种方式组合以产生其它例子并且将在本详细说明提供的上下文内进行理解。
在一些示例实施例中，上述指令集/方法步骤被实现为被具体化为一组可执行指令的功能和软件指令，所述功能和软件指令在使用所述可执行指令来编程并且受其控制的计算机或机器上实现。这种指令被加载以供在处理器(比如，一个或多个CPU)上执行。术语处理器包括微处理器、微控制器、处理器模块或子系统(包括一个或多个微处理器或微控制器)或者其它控制或计算装置。处理器可以指单个部件或多个部件。
在其它例子中，本文所示的指令集/方法以及预期相关联的数据和指令存储在对应存储装置上，所述存储装置被实现为一个或多个非暂态机器或计算机可读或计算机可用存储介质。一个或多个这种计算机可读或计算机可用存储介质被视为物品(或制品)的一部分。物品或制品可以指经制造的任何单个部件或多个部件。如本文限定的非暂态机器或一个或多个计算机可用介质排除信号，但是一个或多个这种介质可以能够接收和处理来自信号和/或其它暂态介质的信息。
本说明书中讨论的材料的示例实施例可以全部或部分地通过网络、计算机或基于数据的装置和/或服务实现。这些可以包括云、互联网、内联网、移动装置、台式计算机、处理器、查找表、微控制器、消费性设备、基础设施或者其它使能装置和服务。如本文中且在权利要求书中所使用的，提供了以下非排他性定义。
在一个例子中，本文所讨论的一个或多个指令或步骤是自动化的。术语自动化或自动地(及其类似变化)意指在不需要人工干预、观察、努力和/或决策的情况下使用计算机和/或机械/电气装置对设备、系统和/或过程进行的受控操作。
将理解的是，被称为被耦合的任何部件可以直接或者间接耦合或连接。在间接耦合的情况下，附加部件可以定位在被称为被耦合的两个部件之间。
在本说明书中，已经就所选一组细节呈现了示例实施例。然而，本领域的普通技术人员将理解，可以实践包括这些细节的不同的所选一组的许多其它示例实施例。以下权利要求书旨在涵盖所有可能的示例实施例。

Claims (10)

1.一种放大器电路，其特征在于，包括：
ΔPWM调制器，所述ΔPWM调制器被配置成：
接收数字输入信号；
处理所述数字输入信号和调制器三角信号以生成Δ脉冲宽度调制信号，其中所述Δ脉冲宽度调制信号表示方波载波信号与所述数字输入信号的数字脉冲宽度调制之间的差；
三电平DAC，所述三电平DAC被配置成从所述ΔPWM调制器接收所述Δ脉冲宽度调制信号并且提供三电平模拟信号；
回路积分器，所述回路积分器包括：
虚拟接地节点端，所述虚拟接地节点端被配置成接收：(i)来自所述三电平DAC的所述三电平模拟信号；以及(ii)经由反馈回路来自所述放大器电路的输出级的反馈信号；
积分器输出端，所述积分器输出端被配置成提供回路积分器输出信号，所述回路积分器输出信号与在所述虚拟接地节点端处接收到的所述信号的积分成比例；以及
比较器，所述比较器包括：
比较器输入端，所述比较器输入端被配置成接收所述回路积分器输出信号；
比较器参考端，所述比较器参考端被配置成接收与所述方波载波信号的所述积分相对应的三角参考信号；以及
比较器输出端，所述比较器输出端被配置成提供适合于驱动所述放大器电路的输出级的驱动信号。
2.根据权利要求1所述的放大器电路，其特征在于，所述调制器三角信号包括第一调制器三角波形和第二调制器三角波形。
3.根据权利要求2所述的放大器电路，其特征在于，
所述第一调制器三角波形的谷值与所述方波载波信号的上升边缘和下降边缘中的一个边缘在时间上相对应；并且
所述第二调制器三角波形的峰值与所述方波载波信号的上升边缘和下降边缘中的另一个边缘在时间上相对应。
4.根据权利要求2或权利要求3所述的放大器电路，其特征在于，所述第二调制器三角波形与所述第一调制器三角波形的经反射的时移版本相对应，其中所述反射大约为零信号电平。
5.根据权利要求4所述的放大器电路，其特征在于，所述第二调制器三角波形参考所述第一调制器三角波形时移了半个周期。
6.根据权利要求2到5中任一项所述的放大器电路，其特征在于，所述ΔPWM调制器被配置成提供所述Δ脉冲宽度调制信号，从而使得所述Δ脉冲宽度调制信号具有位于所述方波载波信号的边缘上的脉冲。
7.根据权利要求2到6中任一项所述的放大器电路，其特征在于，在所述方波载波信号的整个周期内，所述第一调制器三角波形和所述第二调制器三角波形各自具有与所述数字输入信号的可能值的范围重叠的值的范围。
8.根据权利要求2到7中任一项所述的放大器电路，其特征在于，进一步包括：
∑Δ调制器，所述∑Δ调制器被配置成将所述数字输入信号提供到所述ΔPWM调制器；
其中所述∑Δ调制器和所述ΔPWM调制器被配置成提供所述数字输入信号，从而使得所述数字输入信号的新值在与所述第一调制器三角波形和所述第二调制器三角波形各自的各个顶部和/或底部相对应的时间处开始。
9.根据权利要求2所述的放大器电路，其特征在于，所述第一调制器三角波形和所述第二调制器三角波形的信号电平范围不重叠。
10.根据权利要求1所述的放大器电路，其特征在于，所述调制器三角信号具有大于或等于负全刻度值且小于或等于正全刻度值的值的范围。
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