CN109211036A - 一种无线装定引信中的译码电路 - Google Patents

Abstract

本发明公开了一种无线装定引信中的译码电路，从装定数据端口送入一串行码信号，译码电路在接收到符合预设的编码规则的串行码信号后，解码成23位数据信号，并将前19位“1”的个数之和与校验码相比较，如相等则判断为装定正确，将数据接收功能锁死，不再接收装定信号；如校验错误则重新接收装定信号；判断为装定正确后，计时电路开始按照装定时间信息计时。本发明可用于引信电路中的信息和时间的装定以及对装定信息的译码，是一种规模小的ASCI数字集成电路，可以完成利用串行码对电路装定的信息进行延时时间译码，并根据译码的装定的时间信息，进一步进行引爆和输出点火信号等。

Description

一种无线装定引信中的译码电路

技术领域

本发明属于数字硬件电路、半导体集成电路等领域，尤其涉及要求根据特定格式输入的串行码进行装定时间和信息译码的数字引信电路。

背景技术

在数字专用集成电路设计过程中，目前虽然已经发展为设计为RTL级的大规模数字集成电路，设计方法也从之前老的传统的电路原理图输入法设计发展为今天的借助硬件描述语言来进行设计。但在一些小规模的数字电路设计有时候需要借助Cadence Virtuoso原理图输入法设计的门级数字电路进行设计和仿真电路。

论文《电子时间引信装定的数据编码与压缩方法》（作者：翟性泉、郑传军、何振才等）中提出几种二进制编码方法，不同于本专利提出的设计的引信电路中的译码电路对外部特定格式的串行码进行译码；

论文《多引信协同起爆用多路装定系统设计与反馈》（作者：张大猛、李豪杰、李长生）提出一种多路装定系统的硬件设计和数据编码设计，编码设计方法不同于本专利提出的编码设计方案。

论文《引信装定编码译码方法分析》（作者：霍智杰、周浩）提出一种装定过程对时间信息进行数字编码，提出Hamming码编码译码设计；和本专利提出的译码电路不同。

发明内容

本发明所要解决的技术问题是提供一种无线装定引信中的译码电路。以传统的借助Cadence Virtuoso工具原理图输入法设计的延时引信电路中的译码电路，可用于引信电路中的信息和时间的装定以及对装定信息的译码，是一种规模小的ASCI数字集成电路，可以完成利用串行码对电路装定的信息进行延时时间译码，并根据译码的装定的时间信息，进一步进行引爆和输出点火信号等。

为解决上述技术问题，本发明提供一种无线装定引信中的译码电路，是对外加特定的装定延时时间信息的串行码进行译码的电路，并把外加的装定的串行码译码成相应的时间信息。借助Cadence Virtuoso数字原理图设计工具设计的数字译码电路能够对装定的数据端口输入的串行码对电路装定1毫秒～39.999秒的延时引爆时间信息进行译码。

电路某端口设置为装定数据data输入端，电路在每次加电后处于复位状态。电路在接收到符合编码规则的信号后，可以解码成23位数据信号，并将前19位“1”的个数之和与校验码相比较，如相等则判断为装定正确，将数据接收功能锁死，不再接收装定信号。如校验错误则重新接收装定信号。装定正确后，计时电路开始工作。如果装定数据端口输入的串行码为不能识别的码以及装订错误的码，检验码错误，继续编码。如果装定数据端为装订正确的码，不再接收装订信号。

一种无线装定引信中的译码电路，其特征是，

从装定数据端口送入一串行码信号，译码电路在接收到符合预设的编码规则的串行码信号后，解码成23位数据信号，并将前19位“1”的个数之和与校验码相比较，如相等则判断为装定正确，将数据接收功能锁死，不再接收装定信号；如校验错误则重新接收装定信号；判断为装定正确后，计时电路开始按照装定时间信息计时。

如果装定数据端口输入的串行码为不能识别的码或错误的码，检验码错误，继续编码；如果装定数据端口输入的串行码为正确的码，不再接收装订信号。

预设的编码规则的串行码信号包含有码头、装定时间信息、工作方式及校验位信息。

串行码包括码头位和数据位；码头位和数据位之间间隔为1/4～1/2个数据位的宽度。

数据位分为数据0和数据1，数据1中的t0是t1的2～4倍，数据0中的t1是t0的2～4倍。

数据位共23位，包含18位的BCD码延迟时间信息、1位工作方式信息和4位校验码。

校验码是前19位数据位中数据“1”的个数之和。

18位的延迟时间信息构成5位BCD码。

译码电路包括多个延时电路、D触发器和比较器；

D触发器产生数据的同步脉冲信号；

通过延时电路检测码头和码头超宽，使只在设定宽度范围内的高电平脉冲信号被确认为是码头信号；当码头超宽时将触发器的D端置低，阻止后续信号译码；

根据计时电路所计的数据“1”的个数，当输入19个脉冲信号后其中一个计数器输出关闭，使校验码不参加数据“1”的个数计数；计时电路的计数结果与校验码相比较，相同则由比较器输出高电平，不相同则装定不正确，比较器无输出；

23级的移位寄存器利用同步脉冲信号作为时钟信号对输入串行码进行移位，得到23位数据后，使触发器的D端置“0”，在检测到下一个码头前不再接受数据。

本发明所达到的有益效果：

1、借助于Cadence电路原理图设计的引信电路中的译码电路。

2、对装定的串行码进行译码和进一步根据译码的时间信息进行计时和根据译码的时间信息进行其他引爆及点火功能。

3、电路设置一个数据装定端口，内部译码电路根据输入的串行码译码为相应的计时时间信息。

附图说明

图1串行码编码规则示意图；

图2串行码表征含义示意图；

图3串行码数据位表征含义示意图；

图4延时模块内部电路连接示意图；

图5延时模块输入输出波形图；

图6单稳态触发器单元连接示意图；

图7单稳态触发器单元输入输出波形图；

图8译码电路设计示意图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

电路工作原理：

电路处于装定状态时，从装定端送入一串行码信号对电路进行装定。电路接上适当的外围电路便可将此串行码解码成23位的装定编码信号。用于装定的串行码信号应包含有码头、装定时间信息、工作方式及校验位。

其编码规则如图1所示。串行码包括码头位和数据位。码头位的宽度t是数据位宽度的若干倍。码头位和数据位之间间隔为1/4～1/2个数据位的宽度。数据位分为数据0和数据1，数据1中的t0是t1的2～4倍，数据0中的t1是t0的2～4倍。

数据位共23位，其表征的含义如图2所示。23位数据位中包含18位的BCD码延迟时间信息、1位工作方式信息和4位校验码。校验码是前19位数据位中数据“1”的个数之和。18位的延迟时间信息构成5位BCD码，见图3。

电路在接收到符合以上编码规则的信号后，可以解码成23位数据信号，并将前19位“1”的个数之和与校验码相比较，如相等则判断为装定正确，将数据接收功能锁死，不再接收装定信号。如校验错误则重新接收装定信号。装定正确后，计时电路开始工作。

内部设计的译码电路中包括几个利用外接元件构成的单元，这几个子单元需外接阻容元件构成功能模块。

1、 延时模块即译码电路中的delay单元

延时模块包括反相器inv1、inv2、与门and2、电阻R1和电容C1。输入端IN经反相器inv1连接P1端，P1端经电阻R1同时连接P2端和电容C1的一端，电容C1的另一端接地gnd。P2端再经反相器inv2连接至与门and2的其中一个输入端，与门and2的另一输入端与输入端IN连接，与门and2的输出端作为延时模块的输出端OUT。

延时模块通过P1端和P2端外接的电阻和电容实现对输入信号上升沿的延时。延迟的时间可以通过外接的电阻R1和电容C1来调节，见图4。

当延时模块输入端IN的信号由高变低时，OUT端将由于IN的变低而直接输出低电平。当输入端IN的信号由低变高时，P1端则由高变低，电容C1将通过电阻R1从反相器inv1的N管对地放电，当电容C1上的电压降到门槛电压时，反相器inv2翻转，输出端OUT输出高电平。延时模块的输入输出波形图见图5。

延时模块在译码电路中被当作码头鉴别电路和码头超宽鉴别电路。

2、单稳态触发器模块即译码电路中的dff单元

由一个高电平清零、上升沿触发的D触发器I27通过Q端和R端外接电阻R0、电容C0构成一个单稳态触发器模块，见图6。单稳态触发器模块的QB端输出高电平是稳态，输出低电平是暂态。

当触发器的D端接高电平时，C端每来一个上升沿，Q端就会输出高电平并进入暂态。这时Q端通过电阻对电容充电，当电容上的电平充到一定高度时，就会对触发器清零，Q端又变回低电平，电路自动进入稳态。电容上的电荷再通过电阻对地放电。单稳态触发器模块的输入输出波形图见图7。

在译码电路中单稳态触发器通过外接的阻容元件将单稳态触发器模块的暂态被设成半个数据周期的宽度，用以产生检数据的同步信号。

而译码电路是将输入的串行码解码成19位的装定编码信号。译码电路图如下图8所示。

输入的装定的串行数据data 即连接到decoder译码电路的IN端口。电路中的r端为外接的电路的复位信号。

串行码输入时，D触发器I117、I118把相应的输入的数据转化为脉冲，数据0和数据1都转化为一个周期的脉冲。经过两个D触发器I117、I118后，用三个延时模块I35、I34、I5来检测码头和码头超宽(见电路图中的I34、I35、I5)。延时模块I34和I35通过外接电阻电容调至半个码头宽度用来检测码头，另一个延时模块I5通过外接电阻电容调至2～3个码头宽度用来检测码头超宽。这样，只有在一定宽度范围内的高电平脉冲才可以被认为是码头信号。

延时模块I34与I35进行相或逻辑的输出用来将计数器打开并将单稳态触发器的D端置高。如果码头超宽则将单稳态触发器的D端置低，阻止后续信号去译码。

单稳态触发器的暂态被调整到半个数据位的宽度。检测到码头后，每输入一位数据，单稳态触发器就进入一次暂态，经过半个数据周期后复变回稳态，我们称为数据的同步脉冲。23级的移位寄存器利用同步脉冲作为时钟对输入串行码进行移位，移位的结果就是23位数据，也就是电路图中的D<22:0>。根据编码规则，D<22:5>是延迟时间信息，D<4>位是方式位，最后四位数据D<3:0>是校验位。

电路用计数器I57（见电路图8）用来计数据“1”的个数。用数据的同步脉冲作为计数时钟，计输入了多少个脉冲。当输入19个脉冲后计数器I64输出，将与非门I37关闭。使校验码不参加数据“1”的个数。I57的计数结果与校验码相比较，相同则比较器I58输出高电平。当第23位数据输入后，计数器I48输出使单稳态触发器的D端置“0”，使电路在检测到下一个码头前不再接受数据。如果校验正确，则输出ZDZQ信号，只要装定正确一次，ZDZQ就始终输出高电平。

如果计数器I57的计数结果与校验码相比较不相同则说明装定不正确，这时比较器I58没有输出，ZDZQ信号无输出。因为此时已经接收了23位数据，所以计数器I48输出使电路清零，重新等待装定。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (9)

1.一种无线装定引信中的译码电路，其特征是，

从装定数据端口送入一串行码信号，译码电路在接收到符合预设的编码规则的串行码信号后，解码成23位数据信号，并将前19位“1”的个数之和与校验码相比较，如相等则判断为装定正确，将数据接收功能锁死，不再接收装定信号；如校验错误则重新接收装定信号；判断为装定正确后，计时电路开始按照装定时间信息计时。

2.根据权利要求1所述的无线装定引信中的译码电路，其特征是，如果装定数据端口输入的串行码为不能识别的码或错误的码，检验码错误，继续编码；如果装定数据端口输入的串行码为正确的码，不再接收装订信号。

3.根据权利要求1所述的无线装定引信中的译码电路，其特征是，预设的编码规则的串行码信号包含有码头、装定时间信息、工作方式及校验位信息。

4.根据权利要求1所述的无线装定引信中的译码电路，其特征是，串行码包括码头位和数据位；码头位和数据位之间间隔为1/4～1/2个数据位的宽度。

5.根据权利要求4所述的无线装定引信中的译码电路，其特征是，数据位分为数据0和数据1，数据1中的t0是t1的2～4倍，数据0中的t1是t0的2～4倍。

6.根据权利要求4所述的无线装定引信中的译码电路，其特征是，数据位共23位，包含18位的BCD码延迟时间信息、1位工作方式信息和4位校验码。

7.根据权利要求6所述的无线装定引信中的译码电路，其特征是，校验码是前19位数据位中数据“1”的个数之和。

8.根据权利要求6所述的无线装定引信中的译码电路，其特征是，18位的延迟时间信息构成5位BCD码。

9.根据权利要求4所述的无线装定引信中的译码电路，其特征是，译码电路包括多个延时电路、D触发器和比较器；

D触发器产生数据的同步脉冲信号；

通过延时电路检测码头和码头超宽，使只在设定宽度范围内的高电平脉冲信号被确认为是码头信号；当码头超宽时将触发器的D端置低，阻止后续信号译码；

根据计时电路所计的数据“1”的个数，当输入19个脉冲信号后其中一个计数器输出关闭，使校验码不参加数据“1”的个数计数；计时电路的计数结果与校验码相比较，相同则由比较器输出高电平，不相同则装定不正确，比较器无输出；

23级的移位寄存器利用同步脉冲信号作为时钟信号对输入串行码进行移位，得到23位数据后，使触发器的D端置“0”，在检测到下一个码头前不再接受数据。