CN109150497A - 一种高性能小面积的xts-sm4加密电路 - Google Patents

一种高性能小面积的xts-sm4加密电路 Download PDF

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Abstract

本发明提出一种高性能小面积的XTS‑SM4加密电路，该电路可实现XTS加密模式，以及SM4加密功能。其中XTS加密模式电路由四选二选择器、二选一分配器、寄存器和模乘单元组成，流水线SM4加密电路由32个轮变换单元组成。XTS加密模式电路中对SM4 IP进行复用，降低加密电路的面积开销。流水线SM4加密电路中采用三级子流水线结构，进一步提高电路的加密速度。两者结合，在保证数据吞吐率的前提下减少电路面积。

Description

一种高性能小面积的XTS-SM4加密电路
技术领域
本发明涉及密码电路实现技术领域，特别是涉及一种高性能小面积的XTS-SM4加密电路。
背景技术
SM4加密算法是我国自主设计的密码算法，具有结构简单、易于实现等优点，目前主要用于网络和存储数据的加密。该算法明文和密钥长度均为128位，主要包括轮变换、密钥扩展、线性变换和反序变换四个模块。SM4加密流程为：对输入明文P按照32bit进行分割，划分为四个数据块，记为(P3，P2，P1，P0)，作为第一轮轮变换的输入。对输入依次进行密钥加、字节替换和线性变换操作，得到的结果与P0异或后记为P4。之后，将(P4，P3，P2，P1)作为第二轮的输入数据，重复以上操作。32轮之后将得到的结果进行反序变换生成密文。SM4密码算法的硬件实现结构主要分为循环结构和流水线结构两种：基于循环结构实现的SM4电路加密速度较慢，但是面积开销较小，多出现在资源受限的应用中；而基于流水线结构实现的SM4电路的加密速度更高，且占用的硬件资源较多，一般应用于对加密速度要求较高的场所。
当实际使用加密算法时，还需根据具体应用环境选择加密模式。加密模式是以密码算法为基础而构造的一种面向某种应用环境的实现方式，在适当的加密模式下应用密码算法，能够提高加密的多变性和安全性。目前磁盘加密中常用的加密模式有电子密码本模式(Electronic Code Book Mode，ECB)、密码分组链接模式(Cipher Block ChainingMode，CBC)和XTS模式等。安全存储委员会SISWG于2007年提出XTS加密模式时，选择了AES密码算法对XTS加密模式进行介绍，并于2008年提出了XTS-AES算法。该算法是一种可调分组加密算法，主要用于以数据单元为基础的存储设备中静态数据的加密。该算法中的XTS加密模式是一种基于密文窃取(Ciphertext Stealing，CTS)的可调加密模式，该模式综合了ECB模式、CBC模式和可调整的分组密码的优点，并将明文在数据块中的位置与加密过程关联，保证加密过程的独立性和多变性，是目前最适合用于磁盘加密的加密模式。但是目前对XTS加密模式的研究仅局限于国外的加密算法，提出了XTS-AES加密电路。
而近年来随着存储设备的普及，其中存储的个人敏感数据的安全也越来越受到重视，为设计出拥有自主知识产权的高速加密存储设备，本发明设计了XTS-SM4加密电路。SM4算法是我国自主定义的加密标准，当前对该算法的高性能设计方案因过度追求数据处理速度而忽略了面积开销，不适用于磁盘加密等对速度和面积均有限制的场合。
发明内容
发明目的：鉴于XTS加密模式是目前最适合用于磁盘加密的加密模式，将其与SM4加密算法结合，设计一种高性能小面积XTS-SM4加密电路。该电路可广泛应用于国内存储设备的加密设计，推动我国密码算法的研究，有利于促进本土密码技术的发展。该电路结构通过控制信号的控制，能实现基于SM4加密算法的XTS加密模式，适用于对磁盘数据进行加密。本发明使得SM4加密电路能够适用于磁盘加密等对速度和面积均有限制的场合，鉴于XTS加密模式在块数据加密方面的优势，将其与SM4密码算法结合，在追求数据高吞吐率的同时，降低成本与面积的开销。
技术方案：为实现上述目的，本发明提供的技术方案为：
一种高性能小面积的XTS-SM4加密电路，包括：一个四选二的选择器、一个二选一的分配器、SM4加密电路、寄存器T、寄存器组TT、乘法器、异或器XOR1和异或器XOR2；
选择器的四个输入端中，前三个输入端分别作为调整值输入端、调整值秘钥输入端、秘钥输入端，第四个输入端与第一异或器XOR1的输出端相连；选择器的两个输出端连接SM4加密电路的输入端；SM4加密电路的输出端连接分配器的输入端，分配器的一个输出端连接第一寄存器T，另一个输出端连接异或器XOR2的一个输入端，XOR2的另一个输入端连接寄存器组TT输出端；
所述XTS-SM4加密电路在外部控制信号的驱动下，在一个加密周期内，先进行调整值加密，再进行明文加密；
进行调整值加密时，选择器在外部控制信号的驱动下选取调整值和调整值秘钥送入SM4加密电路，SM4加密电路对输入的数据采用SM4加密算法进行加密后发送给选择器；选择器将加密后的数据存储至寄存器T；存储在寄存器T通过乘法器与预设的模乘分量相乘后送入寄存器组TT存储；
进行明文加密时，寄存器组TT中存放的模乘结果与输入的明文经过异或器XOR1进行异或，其结果和密钥同时输入选择器，经过选择器选择后送入SM4加密电路加密，加密结果经过分配器分配至异或器XOR2；异或器XOR2将加密结果与寄存器组TT中存放的模乘数据进行异或，两者异或结果即为输出密文。
进一步的，所述SM4加密电路由Nr个轮变换单元构成，其中，Nr为SM4标准所规定的轮变换运算数量；轮变换单元用于实现轮变换运算；第一轮轮变换单元具有两个输入端和一个输出端，其中，两个输入端与选择器的两个输出端一一对应相连，而输出端连接至下一轮轮变换单元的输入端；除第一轮轮变换单元以外的轮变换单元均为单输入单输出结构，第i轮轮变换单元的输入端与i-1轮轮变换单元的输出端相连，第i轮轮变换单元的输出端与第i+1轮轮变换单元的输入端相连，其中2≤i≤Nr。
进一步的，所述轮变换单元包括依次相连的密钥扩展单元、轮密钥加运算单元、字节替换单元、线性变换单元、异或运算单元；
在第1至Nr-1轮轮变换单元中，输入的按照每组32bit分为4组，高位的3组输入轮密钥加运算单元的输入端，低位的1组输入异或运算单元的输入端；每一轮密钥输入密钥扩展单元输入端，密钥扩展单元输出端与轮密钥加运算单元的输入端连接，轮密钥加运算单元的输出端与字节替换单元的输入端相连接，字节替换单元的输出端与异或运算单元的输入端相连接，异或运算单元的输出端与下一轮轮变换单元输入端连接；
第Nr轮轮变换单元中还包括一个反序变换单元，第Nr轮轮变换单元中的异或运算单元的输出端与反序变换单元相连，反序变换单元的输出结果即为加密后的密文。
进一步的，所述SM4加密电路对输入的数据进行加密的步骤为：
(1)定义i表示轮变换的轮次，初始化i＝0；
(2)记第i轮轮变换的4个输入数据块为Pi+3，Pi+2，Pi+1，Pi；
(2)密钥扩展单元将当前第i轮输入的密钥进行扩展后得到轮秘钥rki；轮密钥加运算单元先将Pi+3、Pi+2、Pi+1相加，再将Pi+3、Pi+2、Pi+1的和与rki相加，相加的结果依次通过字节替换和线性变换操作后，再通过异或运算单元与Pi异或，异或的结果记为Pi+4；
(3)计算i＝i+1，将Pi+3、Pi+2、Pi+1、Pi作为输入的4个数据块，返回步骤(2)；
(4)重复执行步骤(2)至(3)，当满足i＝32时，步骤(4)结束，转入步骤(5)；
(5)步骤(4)结束后，对异或运算单元输出的结果进行反序变换，得到密文。
进一步的，所述SM4加密电路中，相邻的轮变换单元之间插入有寄存器；而在轮变换单元中，轮密钥加运算单元与字节替换单元之间、字节替换单元与线性变换单元之间、线性变换单元与异或运算单元之间均插入有寄存器，形成3级子流水线结构；在实现调整值加密或明文加密功能时，轮变换单元同时处理多组数据，当第一组数据到达第二级及第二级以上流线时，第一级流水线输入第二组数据。
有益效果：与现有技术相比，本发明具有以下优势：
(1)实现了高性能小面积XTS-SM4加密电路的流水线处理，可以满足数据实时处理要求。
(2)能够及时发现电路运行错误，避免错误信息传输，提高信息有效性和可靠性。
(3)在追求数据高吞吐率的同时，降低成本与面积的开销。
附图说明
图1为本发明所述高性能小面积的XTS-SM4加密电路的电路结构示意图；
图2为XTS-SM4加密过程；
图3为本发明所述高性能小面积的XTS-SM4加密电路中轮变换单元的结构图；
图4为轮变换单元的子流水线结构示意图；
图5为SM4加密电路中的密钥扩展电路结构示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图2所示，XTS加密模式过程为：
调整值i和调整值密钥Key2经过SM4加密运算，然后与GF(2128)域中对应于多项式x的原始元素αj模乘，j为待加密的数据块在整个待加密文件数据单元中的位置。模乘结果与明文P异或得到输出数据PP，数据PP与密钥Key1经过SM4加密运算，得到输出数据CC。该数据CC再次与模乘结果异或，最终得到密文C。
在XTS加密模式中，SM4加密算法模块主要负责对调整值和明文数据进行加密。由于XTS加密模式中对调整值加密和明文数据的加密并不是同时进行，而是有着严格的先后顺序，因此，本发明采用SM4 IP核复用方法实现XTS加密模式，仅例化一个SM4 IP核，辅以少量的控制逻辑对进入其中的明文和密钥进行选择。
基于上述目的，本发明设计了一种高性能小面积的XTS-SM4加密电路，其电路结构如图1所示，包括：一个四选二的选择器、一个二选一的分配器、SM4加密电路、寄存器T、寄存器组TT、乘法器、异或器XOR1和异或器XOR2；
选择器的四个输入端中，前三个输入端分别作为调整值输入端、调整值秘钥输入端、秘钥输入端，第四个输入端与第一异或器XOR1的输出端相连；选择器的两个输出端连接SM4加密电路的输入端；SM4加密电路的输出端连接分配器的输入端，分配器的一个输出端连接第一寄存器T，另一个输出端连接异或器XOR2的一个输入端，XOR2的另一个输入端连接寄存器组TT输出端；
所述XTS-SM4加密电路在外部控制信号的驱动下，在一个加密周期内，先进行调整值加密，再进行明文加密；
进行调整值加密时，选择器在外部控制信号的驱动下选取调整值和调整值秘钥送入SM4加密电路，SM4加密电路对输入的数据采用SM4加密算法进行加密后发送给选择器；选择器将加密后的数据存储至寄存器T；存储在寄存器T通过乘法器与预设的模乘分量相乘后送入寄存器组TT存储；
进行明文加密时，寄存器组TT中存放的模乘结果与输入的明文经过异或器XOR1进行异或，其结果和密钥同时输入选择器，经过选择器选择后送入SM4加密电路加密，加密结果经过分配器分配至异或器XOR2；异或器XOR2将加密结果与寄存器组TT中存放的模乘数据进行异或，两者异或结果即为输出密文。
上述高性能小面积的XTS-SM4加密电路通过外部控制信号控制，在外部控制信号的控制下，所述高性能小面积的XTS-SM4加密电路在四种状态之间转换，四种状态包括：“复位状态”、“空闲状态”、“调整值加密状态”、“明文加密状态”：
所述的“复位状态”，为电路初始工作中，在系统上电或系统复位后，寄存器T和TT数据清空，电路进入“复位状态”，电路中各个部件停止工作；
所述的“空闲状态”，为电路初始工作中，在系统上电或系统复位后，寄存器T和TT内的数据保留，电路进入“空闲状态”，电路中各个部件停止工作；
所述的“调整值加密状态”，在控制端口输入“调整值加密状态”控制信号时，电路进入“调整值加密状态”，实现XTS-SM4加密电路中的调整值加密操作，当完成调整值加密操作后，在控制信号控制下返回“空闲状态”；
所述的“明文加密状态”，在控制端口输入“明文加密状态”控制信号时，电路进入“明文加密状态”，实现XTS-SM4加密电路中的明文加密操作，当完成调整值加密操作后，在控制信号控制下返回“空闲状态”。
SM4加密算法是一种对称密码算法，其明文数据和输入密钥长度均为128bit，要进行32轮轮变换，每轮变换主要包括密钥扩展、密钥加、字节替换和线性变换四个模块，轮变换单元的结构如图3所示。所述轮变换单元包括依次相连的密钥扩展单元、轮密钥加运算单元、字节替换单元、线性变换单元、异或运算单元；
在第1至Nr-1轮轮变换单元中，输入的数据按照每组32bit分为4组，高位的3组输入轮密钥加运算单元的输入端，低位的1组输入异或运算单元的输入端；每一轮密钥输入密钥扩展单元输入端，密钥扩展单元输出端与轮密钥加运算单元的输入端连接，轮密钥加运算单元的输出端与字节替换单元的输入端相连接，字节替换单元的输出端与异或运算单元的输入端相连接，异或运算单元的输出端与下一轮轮变换单元输入端连接；
第Nr轮轮变换单元中还包括一个反序变换单元，第Nr轮轮变换单元中的异或运算单元的输出端与反序变换单元相连，反序变换单元的输出结果即为加密后的密文。
下面通过一个例子来说明所述SM4加密电路对输入的数据进行加密的步骤，假设要对铭文P进行加密，明文的秘钥为Key，则加密的步骤为：
(1)定义i表示轮变换的轮次，初始化i＝0；
(2)记第i轮轮变换的4个输入数据块为Pi+3，Pi+2，Pi+1，Pi；
(2)密钥扩展单元将当前第i轮输入的密钥进行扩展后得到轮秘钥rki；轮密钥加运算单元先将Pi+3、Pi+2、Pi+1相加，再将Pi+3、Pi+2、Pi+1的和与rki相加，相加的结果依次通过字节替换和线性变换操作后，再通过异或运算单元与Pi异或，异或的结果记为Pi+4；
(3)计算i＝i+1，将Pi+3、Pi+2、Pi+1、Pi作为输入的4个数据块，返回步骤(2)；
(4)重复执行步骤(2)至(3)，当满足i＝32时步骤(4)结束，转入步骤(5)；
(5)步骤(4)结束后，对异或运算单元输出的结果进行反序变换，得到密文。
SM4加密算法作为XTS-SM4的基本算法模块，其吞吐率决定了整个电路的数据处理速度，而XTS加密模式主要应用于存储设备中，这就要求SM4算法必须有尽可能高的运算速度和数据吞吐率。为实现这个目的，本发明选择每轮轮变换单元均采用流水线结构，如图4所示，所述SM4加密电路中，相邻的轮变换单元之间插入有寄存器；而在轮变换单元中，轮密钥加运算单元与字节替换单元之间、字节替换单元与线性变换单元之间、线性变换单元与异或运算单元之间均插入有寄存器，形成3级子流水线结构；电路在实现调整值加密或明文加密功能时，SM4加密器同时处理多组数据，当第一组数据到达第二级及第二级以上流线时，第一级流水线输入第二组数据。
图5所示为密钥扩展电路的拓扑结构，密钥扩展电路主要包括异或器XOR3、XOR4、XOR5、XOR6、字节替换单元和线性变换单元。密钥输入端口与异或器XOR3的输入端连接，系统参数与异或器XOR3的输入端相连接；第一轮密钥扩展运算时，异或器XOR3的输出分为4组，高位的3组与异或器XOR4的输入端连接，低位的1组与异或器XOR6的输入端连接；第k(2≤k≤Nr)轮密钥扩展运算时，第k-1(1≤k≤Nr)轮密钥扩展运算中异或器XOR6的输出与异或器XOR3的输出中高位3组数据组成新的4组数据，高位的3组与异或器XOR4的输入端连接，低位的1组与异或器XOR6的输入端连接；异或器XOR4的输出与固定参数异或之后与字节替换单元的输入端相连接；字节替换单元的输出端与线性变换单元的输入端相连接，线性变换单元的输出端与异或器XOR6的输入端相连接。
定义初始密钥为MK，系统参数为FK，则密钥扩展的步骤为：
1)对输入的密钥先和系统参数进行异或，其结果按照32bit进行分割，划分为四个数据块，记为K3，K2，K1，K0；
2)初始化i＝0；
3)将Ki+3，Ki+2，Ki+1三组数据相加后，再和固定参数CKi进行异或运算，异或运算的结果与Ki异或，得到Ki+4；计算rki＝Ki+4；
4)计算i＝i+1，返回步骤3)；
5)重复执行步骤3)至4)，当满足i＝32时，结束密钥扩展。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种高性能小面积的XTS-SM4加密电路，其特征在于，包括：一个四选二的选择器、一个二选一的分配器、SM4加密电路、寄存器T、寄存器组TT、乘法器、异或器XOR1和异或器XOR2；
选择器的四个输入端中，前三个输入端分别作为调整值输入端、调整值秘钥输入端、秘钥输入端，第四个输入端与第一异或器XOR1的输出端相连；选择器的两个输出端连接SM4加密电路的输入端；SM4加密电路的输出端连接分配器的输入端，分配器的一个输出端连接第一寄存器T，另一个输出端连接异或器XOR2的一个输入端，XOR2的另一个输入端连接寄存器组TT输出端；
所述XTS-SM4加密电路在外部控制信号的驱动下，在一个加密周期内，先进行调整值加密，再进行明文加密；
进行调整值加密时，选择器在外部控制信号的驱动下选取调整值和调整值秘钥送入SM4加密电路，SM4加密电路对输入的数据采用SM4加密算法进行加密后发送给选择器；选择器将加密后的数据存储至寄存器T；存储在寄存器T通过乘法器与预设的模乘分量相乘后送入寄存器组TT存储；
进行明文加密时，寄存器组TT中存放的模乘结果与输入的明文经过异或器XOR1进行异或，其结果和密钥同时输入选择器，经过选择器选择后送入SM4加密电路加密，加密结果经过分配器分配至异或器XOR2；异或器XOR2将加密结果与寄存器组TT中存放的模乘数据进行异或，两者异或结果即为输出密文。
2.根据权利要求1所述的一种高性能小面积的XTS-SM4加密电路，其特征在于，所述SM4加密电路由Nr个轮变换单元构成，其中，Nr为SM4标准所规定的轮变换运算数量；轮变换单元用于实现轮变换运算；第一轮轮变换单元具有两个输入端和一个输出端，其中，两个输入端与选择器的两个输出端一一对应相连，而输出端连接至下一轮轮变换单元的输入端；除第一轮轮变换单元以外的轮变换单元均为单输入单输出结构，第i轮轮变换单元的输入端与i-1轮轮变换单元的输出端相连，第i轮轮变换单元的输出端与第i+1轮轮变换单元的输入端相连，其中2≤i≤Nr。
3.根据权利要求2所述的一种高性能小面积的XTS-SM4加密电路，其特征在于，所述轮变换单元包括依次相连的密钥扩展单元、轮密钥加运算单元、字节替换单元、线性变换单元、异或运算单元；
在第1至Nr-1轮轮变换单元中，输入的按照每组32bit分为4组，高位的3组输入轮密钥加运算单元的输入端，低位的1组输入异或运算单元的输入端；每一轮密钥输入密钥扩展单元输入端，密钥扩展单元输出端与轮密钥加运算单元的输入端连接，轮密钥加运算单元的输出端与字节替换单元的输入端相连接，字节替换单元的输出端与异或运算单元的输入端相连接，异或运算单元的输出端与下一轮轮变换单元输入端连接；
第Nr轮轮变换单元中还包括一个反序变换单元，第Nr轮轮变换单元中的异或运算单元的输出端与反序变换单元相连，反序变换单元的输出结果即为加密后的密文。
4.根据权利要求3所述的一种高性能小面积的XTS-SM4加密电路，其特征在于，所述SM4加密电路对输入的数据进行加密的步骤为：
(1)定义i表示轮变换的轮次，初始化i＝0；
(2)记第i轮轮变换的4个输入数据块为Pi+3，Pi+2，Pi+1，Pi；
(2)密钥扩展单元将当前第i轮输入的密钥进行扩展后得到轮秘钥rki；轮密钥加运算单元先将Pi+3、Pi+2、Pi+1相加，再将Pi+3、Pi+2、Pi+1的和与rki相加，相加的结果依次通过字节替换和线性变换操作后，再通过异或运算单元与Pi异或，异或的结果记为Pi+4；
(3)计算i＝i+1，将Pi+3、Pi+2、Pi+1、Pi作为输入的4个数据块，返回步骤(2)；
(4)重复执行步骤(2)至(3)，当满足i＝32时，步骤(4)结束，转入步骤(5)；
(5)步骤(4)结束后，对异或运算单元输出的结果进行反序变换，得到密文。
5.根据权利要求4所述的一种高性能小面积的XTS-SM4加密电路，其特征在于，所述SM4加密电路中，相邻的轮变换单元之间插入有寄存器；而在轮变换单元中，轮密钥加运算单元与字节替换单元之间、字节替换单元与线性变换单元之间、线性变换单元与异或运算单元之间均插入有寄存器，形成3级子流水线结构；在实现调整值加密或明文加密功能时，轮变换单元同时处理多组数据，当第一组数据到达第二级及第二级以上流线时，第一级流水线输入第二组数据。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110034918A (zh) * 2019-03-15 2019-07-19 深圳市纽创信安科技开发有限公司 一种sm4加速方法和装置
CN110049013A (zh) * 2019-03-14 2019-07-23 广东工业大学 一种基于sm2和rsa加密算法的加解密系统及工作方法
US11838402B2 (en) 2019-03-13 2023-12-05 The Research Foundation For The State University Of New York Ultra low power core for lightweight encryption

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764684A (zh) * 2009-10-26 2010-06-30 广州杰赛科技股份有限公司 实现sms4算法的加解密系统
CN104852798A (zh) * 2015-05-11 2015-08-19 清华大学深圳研究生院 一种数据加解密系统及方法
CN106533652A (zh) * 2015-09-15 2017-03-22 中兴通讯股份有限公司 一种基于xts-sm4的存储加解密方法及装置
CN107888373A (zh) * 2016-09-29 2018-04-06 北京忆芯科技有限公司 Xts‑aes加密电路、解密电路及其方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764684A (zh) * 2009-10-26 2010-06-30 广州杰赛科技股份有限公司 实现sms4算法的加解密系统
CN104852798A (zh) * 2015-05-11 2015-08-19 清华大学深圳研究生院 一种数据加解密系统及方法
CN106533652A (zh) * 2015-09-15 2017-03-22 中兴通讯股份有限公司 一种基于xts-sm4的存储加解密方法及装置
CN107888373A (zh) * 2016-09-29 2018-04-06 北京忆芯科技有限公司 Xts‑aes加密电路、解密电路及其方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
MOHAMMAD AHMED ALOMARI ET AL.: "A Parallel XTS Encryption Mode of Operation", 《2009 IEEE STUDENT CONFERENCE ON RESEARCH AND DEVELOPMENT (SCORED 2009)》 *
YI WANG ET AL.: "FPGA-based High Throughput XTS-AES Encryption/Decryption for Storage Area Network", 《2014 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (FPT)》 *
李子磊 等: "高吞吐率XTS-AES加密算法的硬件实现", 《微电子学与计算机》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11838402B2 (en) 2019-03-13 2023-12-05 The Research Foundation For The State University Of New York Ultra low power core for lightweight encryption
CN110049013A (zh) * 2019-03-14 2019-07-23 广东工业大学 一种基于sm2和rsa加密算法的加解密系统及工作方法
CN110049013B (zh) * 2019-03-14 2021-04-06 广东工业大学 一种基于sm2和rsa加密算法的加解密系统及工作方法
CN110034918A (zh) * 2019-03-15 2019-07-19 深圳市纽创信安科技开发有限公司 一种sm4加速方法和装置
CN110034918B (zh) * 2019-03-15 2023-10-20 深圳市纽创信安科技开发有限公司 一种sm4加速方法和装置

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