CN109144889A - 基于fpga的超声检测数据存储模块及fpga电路 - Google Patents

基于fpga的超声检测数据存储模块及fpga电路 Download PDF

Info

Publication number
CN109144889A
CN109144889A CN201810661144.XA CN201810661144A CN109144889A CN 109144889 A CN109144889 A CN 109144889A CN 201810661144 A CN201810661144 A CN 201810661144A CN 109144889 A CN109144889 A CN 109144889A
Authority
CN
China
Prior art keywords
module
memory module
address
write
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810661144.XA
Other languages
English (en)
Other versions
CN109144889B (zh
Inventor
冷涛
廉国选
毛捷
安志武
宋波
陈秋颖
张逸君
王冲
王坤
吴玉俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Acoustics CAS
Original Assignee
Institute of Acoustics CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Acoustics CAS filed Critical Institute of Acoustics CAS
Priority to CN201810661144.XA priority Critical patent/CN109144889B/zh
Publication of CN109144889A publication Critical patent/CN109144889A/zh
Application granted granted Critical
Publication of CN109144889B publication Critical patent/CN109144889B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)

Abstract

本发明涉及一种基于FPGA的超声检测数据存储模块及FPGA电路，包括主模块、存储模块、写地址模块和读地址模块。主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。存储模块采用一个存储器的分段管理，通过写入、归零和复写，所以避免了用多个存储器实现相同方案时彼此之间的切换。并且通过报警标志的引入，通知检测人员采取相关措施，避免了数据溢出时带来的数据丢失或者信号丢失等问题。根据超声检测应用较通用的使用需求设计模块接口信号、标志信号和报警信号，简化用户的二次开发过程。

Description

基于FPGA的超声检测数据存储模块及FPGA电路
技术领域
本发明涉及超声检测领域，尤其涉及一种基于FPGA的超声检测数据存储模块及FPGA电路。
背景技术
目前基于FPGA的数据缓存方法有一种基于异步双FIFO实现，这种方法应用在超声检测领域，可以提高系统的重复频率。具体应用时需要较复杂的逻辑设计使控制信号、数据输入输出信号在两个存储器之间进行切换，增加了二次开发难度，在高频应用时，对时序要求较高；该方法的信号接口基于标准的FIFO信号接口，应用在超声检测时需根据项目需求订制外围逻辑。但是并未提出的方法数据溢出时的策略。
另一种基于乒乓操作结构控制数据缓存的缓存系统，也能有效提高超声检测应用的重复频率，但超声检测应用时，其逻辑设计更为复杂。
发明内容
本发明的目的，是根据超声检测应用中特有的猝发数据产生方式，在FPGA内部开辟一个块状存储空间，并对其进行分段管理，从而减少外设读取存储器过程中延时的影响，提高系统的重复频率。
一方面，一种基于FPGA的超声检测数据分段存储模块，包括：主模块、存储模块、写地址模块和读地址模块。
其中，主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。
存储模块，为一个双端口随机存取存储器RAM，用于写地址模块写入数据和读地址模块输出数据。
写地址模块，用于在每个外触发信号有效时，产生写地址，进而在写时钟同步下将数据写入存储模块。
读地址模块，用于接收外设的读信号，产生读地址，进而在读时钟同步下从存储模块中输出数据。
优选地，写地址模块产生的写地址个数设定为N。存储模块总长度设定为M，M为偶数，M/2为N的整数倍。当写地址超过存储模块总长度M时，写地址归零。
优选地，读地址模块接收外设的读信号，每次产生M/2个读地址，当读地址的长度大于M时，读地址归零。
优选地，可读标志为两个，由主模块实现数字逻辑如下：
当存储模块的写入数据的地址总长度达到M/2-1时，第一可读标志有效，当存储模块的读出数据的地址总长度达到M/2-1时，第一可读标志复位，产生报警标志复位信号作用于报警标志。
当存储模块的写入数据的地址总长度达到M-1时，第二可读标志有效，写地址复位归零，当存储模块的读出数据的地址总长度达到M-1时，第二可读标志复位，产生报警标志复位信号作用于报警标志。
当第一可读标志有效，且存储模块的写入数据的地址总长度小于M/2-1时，报警标志有效。
当第二可读标志有效，且存储模块的写入数据的地址总长度大于M/2-1时，报警标志有效。
另一方面、一种FPGA电路，包括上述超声检测数据分段存储模块，以及与其连接的A/D接口模块和PCI-DMA接口模块。
附图说明
为了更清楚说明本发明实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种基于FPGA的超声检测数据分段存储模块的系统框图；
图2为一种基于FPGA的超声检测数据分段存储模块的写时序图；
图3为一种基于FPGA的超声检测数据分段存储模块的读时序图；
图4为一种基于FPGA的超声检测数据分段存储模块的报警标志时序图；
图5为一种FPGA电路的实施例框图；
图6为基于FPGA的超声检测数据存储模块及FPGA电路的超声检测系统框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为便于对本发明实施例的理解，下面将结合附图以具体实施例做进一步的解释说明。
图1为一种基于FPGA的超声检测数据分段存储模块的系统框图，如图1所示，包括主模块、存储模块、写地址模块和读地址模块。
具体地，基于FPGA的超声检测数据分段存储模块的主要端口说明如表1所示。
表1基于FPGA的超声检测数据分段存储模块主要端口说明
主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑。
存储模块，为一个总长度为M的双端口随机存取存储器RAM，用于写地址模块写入数据和读地址模块输出数据。
写地址模块，用于在每个外触发信号有效时，产生N个写地址，如图2一种基于FPGA的超声检测数据分段存储模块的写时序图所示，在写时钟同步下将数据写入存储模块，当写地址超过存储模块总长度M时，写地址归零。
读地址模块，用于接收外设的读信号，产生M/2个读地址，如图3一种基于FPGA的超声检测数据分段存储模块的读时序图所示，在读时钟同步下从存储模块中输出数据，当读地址的长度大于M时，读地址归零。
优选地、存储模块总长度M为偶数，M/2为写地址个数N的整数倍。
优选地，可读标志包括第一可读标志和第二可读标志，由主模块实现数字逻辑如下：
当存储模块的写入数据的地址总长度达到M/2-1时，第一可读标志有效，当存储模块的读出数据的地址总长度达到M/2-1时，第一可读标志复位，产生复位信号作用于报警标志。
当存储模块的写入数据的地址总长度达到M-1时，第二可读标志有效，写地址复位归零，当存储模块的读出数据的地址总长度达到M-1时，第二可读标志复位，产生复位信号作用于报警标志。
当第一可读标志有效，且存储模块的写入数据的地址总长度小于M/2-1时，报警标志有效。
当第二可读标志有效，且存储模块的写入数据的地址总长度大于M/2-1时，报警标志有效。
上述基于FPGA的超声检测数据分段存储模块的报警标志时序图如图4所示。
具体地，在实施例一中，初始状态下，分段存储模块的写地址和读地址都处于零位置，当外部重复周期触发信号prf来到时，触发分段存储模块的写地址模块，从外部写入N个数据，写地址递增到N，下个重复周期触发信号prf来到时，再次触发分段存储模块的写地址模块，从外部写入N个数据，写地址递增到2N，若干个重复周期后，写地址M/2-1写入完成，此时第一可读标志label1被置为有效，通知用户可以读取分段存储模块的前M/2个数据，当下个重复周期触发信号prf来到时，分段存储模块的写地址模块从外部写入N个数据按顺序存储到M/2到M/2+N-1的地址中，若干个重复周期之后，分段存储模块的写地址M-1写入完成，此时第二可读标志label2被置为有效，通知用户可以读取分段存储模块的后M/2个数据，并且写地址被复位到零，下一个重复周期来到时，如果第一可读标志label1仍然有效，也就是用户仍未将前M/2个数据读走，则报警标志error被置为有效，通知用户有数据溢出，需要进行处理，如果此时第一可读标志label1已被复位，即用户已经读走前M/2个数据，则写入的N个数据被存入地址为0到N-1的存储区域内，若干个重复周期以后，写地址M/2-1写入完成，此时第一可读标志label1再次被置为有效，通知用户前M/2个数据可读，下一个重复周期来到时，如果第二可读标志label2仍然有效，则报警标志error被置为有效，通知用户有数据溢出，需要进行处理，如果此时第二可读标志label2已被复位，则写入的N个数据被存入地址为M/2到M/2+N-1的存储区域内，若干个重复周期以后，写地址M-1写入完成，此时第二可读标志label2再次被置为有效，通知用户后M/2个数据可读。如上所述，分段存储模块在重复周期的同步下循环工作。
在另一个实施例二中，一种FPGA电路，包括超声检测数据分段存储模块，以及与其连接的A/D接口模块和PCI-DMA接口模块。
图5为一种FPGA电路的实施例框图，如图5所示，分段存储模块与A/D接口模块和PCI-DMA接口模块连接。一个外部触发信号写入的N个写地址长度为1k点(每个写地址占用2字节)，存储模块总长度M为32k点。
应用于超声检测系统中时，prf是超声检测系统给出的重复周期信号，每个重复周期进行一次超声的发射和采集，复位信号rst由系统rst产生，对分段存储模块的存储模块进行归零复位，数据输入端din连接在A/D接口模块的数据输出端，写时钟clk_wr连接在A/D接口模块的同步时钟端，分段存储模块的数据输出端dout连接在PCI-DMA接口模块的数据输入端，读时钟clk_rd接在PCI-DMA接口模块的总线时钟上，读使能en_rd接在PCI-DMA接口模块的译码信号rdreq上，第一可读标志label1和第二可读标志label2以及报警标志error通过系统的寄存器传递给上位机，由上位机软件进行读取和判断，并通过寄存器控制报警标志复位error_clear信号完成对报警标志error的复位。
图6为基于FPGA的超声检测数据存储模块及FPGA电路的超声检测系统框图，一种FPGA电路可以应用于如图6所示的超声检测系统中。由基础时序prf触发发射电路，激励换能器向被测工件辐射超声波，回波信号由接收电路接收，经A/D采样后，送入FPGA电路进行缓存，通过PCI桥传给计算机。
本发明实施例提供的基于FPGA的超声检测数据存储模块及FPGA电路，采用一个存储器的分段管理，所以避免了用多个存储器实现相同方案时彼此之间的切换；根据超声检测应用较通用的使用需求设计模块接口信号、标志信号和报警信号，简化用户的二次开发过程。
超声检测中，重复频率越高，系统的检测速度越快，但是对上位机的实时性要求也就越高，上位机主流的操作系统响应都是毫秒级别，这就要求超声系统在高重复频率工作的情况下，或者降低数据量，或者增加数据的缓存能力。基于FPGA的超声检测数据分段存储模块就是针对超声检测中高重复频率下的工作需求，设计了单存储器分段管理的缓存方案，既保证了读写数据的稳定性和实时性，又避免了多个存储器之间的复杂切换，同时，针对超声检测的工作方式设计了接口信号、可读标志和报警标志的逻辑功能，简化的接口设计使该模块调用方便，在超声检测领域具有一定的通用性，减少了项目开发的重复工作。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于FPGA的超声检测数据分段存储模块，其特征在于，包括：主模块、存储模块、写地址模块和读地址模块；
其中，主模块，用于调用存储模块、写地址模块和读地址模块以及实现可读标志和报警标志的数字逻辑；
存储模块，为一个双端口随机存取存储器RAM，用于所述写地址模块写入数据和所述读地址模块输出数据；
写地址模块，用于在每个外触发信号有效时，产生写地址，进而在写时钟同步下将数据写入存储模块；
读地址模块，用于接收外设的读信号，产生读地址，进而在读时钟同步下从存储模块中输出数据。
2.根据权利要求1所述的超声检测数据分段存储模块，其特征在于，所述写地址模块产生的写地址个数设定为N；所述存储模块总长度设定为M，所述M为偶数，M/2为N的整数倍；当写地址超过存储模块总长度M时，所述写地址归零。
3.根据权利要求2所述的超声检测数据分段存储模块，其特征在于，所述读地址模块接收外设的读信号，每次产生M/2个读地址，当读地址的长度大于M时，所述读地址归零。
4.根据权利要求1-2所述的超声检测数据分段存储模块，其特征在于，所述可读标志为两个，所述主模块用于：
当所述存储模块的写入数据的地址总长度达到M/2-1时，第一可读标志有效，当存储模块的读出数据的地址总长度达到M/2-1时，第一可读标志复位，产生报警标志复位信号作用于报警标志；
当所述存储模块的写入数据的地址总长度达到M-1时，第二可读标志有效，所述写地址复位归零，当存储模块的读出数据的地址总长度达到M-1时，第二可读标志复位，产生报警标志复位信号作用于报警标志；
当第一可读标志有效，且所述存储模块的写入数据的地址总长度小于M/2-1时，报警标志有效；
当第二可读标志有效，且所述存储模块的写入数据的地址总长度大于M/2-1时，报警标志有效。
5.一种FPGA电路，其特征在于，包括如权利要求所述的超声检测数据分段存储模块，以及与其连接的A/D接口模块和PCI-DMA接口模块。
CN201810661144.XA 2018-06-25 2018-06-25 基于fpga的超声检测数据存储模块及fpga电路 Active CN109144889B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810661144.XA CN109144889B (zh) 2018-06-25 2018-06-25 基于fpga的超声检测数据存储模块及fpga电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810661144.XA CN109144889B (zh) 2018-06-25 2018-06-25 基于fpga的超声检测数据存储模块及fpga电路

Publications (2)

Publication Number Publication Date
CN109144889A true CN109144889A (zh) 2019-01-04
CN109144889B CN109144889B (zh) 2022-11-25

Family

ID=64802322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810661144.XA Active CN109144889B (zh) 2018-06-25 2018-06-25 基于fpga的超声检测数据存储模块及fpga电路

Country Status (1)

Country Link
CN (1) CN109144889B (zh)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES531490A0 (es) * 1983-04-14 1985-01-16 Carrier Corp Metodo, con su dispositivo correspondiente, para almacenar datos de temperatura
US5404332A (en) * 1993-10-07 1995-04-04 Fujitsu Limited Apparatus for and a method of detecting a malfunction of a FIFO memory
US5956748A (en) * 1997-01-30 1999-09-21 Xilinx, Inc. Asynchronous, dual-port, RAM-based FIFO with bi-directional address synchronization
US20020080672A1 (en) * 2000-12-26 2002-06-27 Samsung Electronics Co., Ltd. First-in first-out memory device and method of generating flag signal in the same
CN1567880A (zh) * 2003-07-02 2005-01-19 华为技术有限公司 一种先入先出存储器及快速产生存储标志的方法
CN1571061A (zh) * 1999-08-20 2005-01-26 微软公司 对顺序存取存储介质上变长度数据的有效存取
CN1855306A (zh) * 2005-04-27 2006-11-01 恩益禧电子股份有限公司 非易失性半导体存储器及其控制方法
CN101493755A (zh) * 2009-02-27 2009-07-29 武汉中岩科技有限公司 一种同时读写存储器的方法及数据采集装置
US8271700B1 (en) * 2007-11-23 2012-09-18 Pmc-Sierra Us, Inc. Logical address direct memory access with multiple concurrent physical ports and internal switching
CN103136124A (zh) * 2011-11-28 2013-06-05 国民技术股份有限公司 一种智能卡硬件防火墙系统及其实现方法
CN104239232A (zh) * 2014-09-10 2014-12-24 北京空间机电研究所 一种基于fpga内dpram的乒乓缓存操作结构
CN104424129A (zh) * 2013-08-19 2015-03-18 上海芯豪微电子有限公司 基于指令读缓冲的缓存系统和方法
US20160019249A1 (en) * 2014-07-18 2016-01-21 Wipro Limited System and method for optimizing storage of multi-dimensional data in data storage
CN105389277A (zh) * 2015-10-29 2016-03-09 中国人民解放军国防科学技术大学 Gpdsp中面向科学计算的高性能dma部件
CN105630735A (zh) * 2015-12-25 2016-06-01 南京大学 一种基于可重构计算阵列的协处理器
CN107643880A (zh) * 2017-09-27 2018-01-30 郑州云海信息技术有限公司 基于分布式文件系统的文件数据迁移的方法及装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES531490A0 (es) * 1983-04-14 1985-01-16 Carrier Corp Metodo, con su dispositivo correspondiente, para almacenar datos de temperatura
US5404332A (en) * 1993-10-07 1995-04-04 Fujitsu Limited Apparatus for and a method of detecting a malfunction of a FIFO memory
US5956748A (en) * 1997-01-30 1999-09-21 Xilinx, Inc. Asynchronous, dual-port, RAM-based FIFO with bi-directional address synchronization
CN1571061A (zh) * 1999-08-20 2005-01-26 微软公司 对顺序存取存储介质上变长度数据的有效存取
US20020080672A1 (en) * 2000-12-26 2002-06-27 Samsung Electronics Co., Ltd. First-in first-out memory device and method of generating flag signal in the same
CN1567880A (zh) * 2003-07-02 2005-01-19 华为技术有限公司 一种先入先出存储器及快速产生存储标志的方法
CN1855306A (zh) * 2005-04-27 2006-11-01 恩益禧电子股份有限公司 非易失性半导体存储器及其控制方法
US8271700B1 (en) * 2007-11-23 2012-09-18 Pmc-Sierra Us, Inc. Logical address direct memory access with multiple concurrent physical ports and internal switching
CN101493755A (zh) * 2009-02-27 2009-07-29 武汉中岩科技有限公司 一种同时读写存储器的方法及数据采集装置
CN103136124A (zh) * 2011-11-28 2013-06-05 国民技术股份有限公司 一种智能卡硬件防火墙系统及其实现方法
CN104424129A (zh) * 2013-08-19 2015-03-18 上海芯豪微电子有限公司 基于指令读缓冲的缓存系统和方法
US20160019249A1 (en) * 2014-07-18 2016-01-21 Wipro Limited System and method for optimizing storage of multi-dimensional data in data storage
CN104239232A (zh) * 2014-09-10 2014-12-24 北京空间机电研究所 一种基于fpga内dpram的乒乓缓存操作结构
CN105389277A (zh) * 2015-10-29 2016-03-09 中国人民解放军国防科学技术大学 Gpdsp中面向科学计算的高性能dma部件
CN105630735A (zh) * 2015-12-25 2016-06-01 南京大学 一种基于可重构计算阵列的协处理器
CN107643880A (zh) * 2017-09-27 2018-01-30 郑州云海信息技术有限公司 基于分布式文件系统的文件数据迁移的方法及装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
RICO BACKASCH ET AL: "Identifying homogenous reconfigurable regions in heterogeneous FPGAs for module relocation", 《2014 INTERNATIONAL CONFERENCE ON RECONFIGURABLE COMPUTING AND FPGAS (RECONFIG14)》 *
吴玉俊等: "一种高速在线超声检测系统数据缓存方法", 《声学技术》 *
王俊红等: "基于FPGA的安检机图像数据排序算法实现", 《电子设计工程》 *

Also Published As

Publication number Publication date
CN109144889B (zh) 2022-11-25

Similar Documents

Publication Publication Date Title
US5884100A (en) Low-latency, high-throughput, integrated cache coherent I/O system for a single-chip processor
US10318468B2 (en) FPGA-based interface signal remapping method
TWI474320B (zh) 雙倍資料率虛擬靜態隨機存取記憶體及其控制器、存取與操作方法、寫入與讀取方法
US5524270A (en) System for transferring data between asynchronous data buses with a data buffer interposed in between the buses for synchronization of devices timed by different clocks
JP3712471B2 (ja) コンピュータシステム及び第１の回路と第２の回路との間でデータを転送するインタフェース回路
CN101692346B (zh) 一种存储器数据采样装置及一种采样控制器
CN108052473B (zh) 串行通信装置
CN105680871B (zh) 用于数据串行传输的并串、串并转换装置
US5539739A (en) Asynchronous interface between parallel processor nodes
US5357613A (en) Time-domain boundary buffer method and apparatus
EP2808800A1 (en) Multiple data rate memory with read timing information
KR20080007506A (ko) 레이턴시에 둔감한 ｆｉｆｏ 시그널링 프로토콜
JPH06259225A (ja) データ転送同期装置
CN207718357U (zh) 一种fifo存储器
CN112199071A (zh) 一种地址可控异步缓存器及异步缓存方法
CN112712829A (zh) 一种跨时钟域的寄存器读写电路及方法
CN107066419B (zh) 可扩展的自适应n×n通道数据通信系统
CN109144889A (zh) 基于fpga的超声检测数据存储模块及fpga电路
CN110248102A (zh) 一种工业相机缓冲方法
US8370543B1 (en) Busy detection logic for asynchronous communication port
CN110618950B (zh) 一种异步fifo读写控制电路及方法、可读存储介质及终端
CN205490494U (zh) 用于数据串行传输的并串、串并转换装置
CN109344105A (zh) 总线接口系统
CN219179825U (zh) 时间去偏差电路、系统及电子设备
CN110825688B (zh) 一种时钟系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant