CN109087990A - 带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法 - Google Patents

Abstract

本发明揭示了一种带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法，封装结构包括：封装基板，具有外部引脚；滤波器芯片，具有电极；围堰，包括位于电极内侧的第一围堰及位于电极外侧的第二围堰，第一围堰与芯片下表面及基板上表面配合而围设形成空腔，第二围堰的外侧缘与滤波器芯片的外侧缘齐平；封装基板具有供若干互连结构通过的若干通孔，互连结构包括金属柱结构、焊锡及电镀层结构，金属柱结构导通电极，电镀层结构导通外部引脚，焊锡用于导通金属柱结构及电镀层结构。本发明通过设置围堰形成空腔，避免在封装结构制作过程中或在封装结构使用过程中外界物质进入空腔内部而影响滤波器芯片的正常使用，从而提高封装结构的整体性能。

Description

带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法

技术领域

本发明涉及半导体封装领域，尤其涉及一种带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法。

背景技术

射频集成电路(RFIC)被广泛地用于无线装置，例如，蜂巢式电话。

RFIC在基体上把传输线、匹配网络和电感线圈、电阻、电容器和晶体管之类的分立元件结合在一起提供能够传输和接收高频信号的子系统，举例来说，在大约0.1到100千兆赫(GHz)的范围内，RFIC的封装明显不同于数字集成电路的封装，因为该封装往往是射频电路的一部分，而且，因为RFIC复杂的射频电场和/或磁场能与任何附近的绝缘体和导体相互作用，为了符合无线工业日益增加的需求，RFIC封装发展设法提供更小巧、更廉价、性能更高的能适应多裸片射频模块的装置，同时提供更高的可靠性和使用无铅焊剂和其它“绿色的”材料。单或多裸片RFIC被个别封装的单一芯片封装是解决RFIC的小尺寸和低成本需求的直接解决办法，而且现在被用于大多数RFIC。

微电子机械系统(MEMS)准许微小尺度机械运动和指定的电信号之间的受控转换，举例来说，与指定的频率一致，MEMS正在广泛地用于RFIC。

基于机械运动，射频MEMS就射频频带滤波器而言能实现极好的信号品质，举例来说，SAW滤波器把电信号转换成机械波，后者在它转换回电信号之前沿着压电晶体基体传播的时候被延迟；BAW滤波器使用体积整体运动实现预期的特殊共振；而在RF开关中，电信号用来控制微电极的运动，打开或关闭开关。

现在的MEMS技术已经从半导体制造工艺发展起来，然而，与MEMS相关联的机械运动要求完全不同于传统的半导体集成电路的封装构造和要求，具体地说，在所有的MEMS集成电路内部，一些材料必须不受干扰地自由移动，因此，MEMS集成电路必须被遮蔽在运动材料周围形成小的真空或气穴以便在允许它们运动同时保护它们。

而现有技术中，无法形成一个封闭且可靠的空腔来实现电路或其他结构的保护。

发明内容

本发明的目的在于提供一种带有双围堰、金属柱及焊锡的芯片封装结构及其制作方法。

为实现上述发明目的之一，本发明一实施方式提供一种带有双围堰、金属柱及焊锡的芯片封装结构，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述基板下表面的一侧具有若干

外部引脚；

滤波器芯片，具有相对设置的芯片上表面及芯片下表面，所述芯片下表面与所述基板上表面面对面设置，所述芯片下表面具有若干电极；

若干互连结构，用于导通若干电极及若干外部引脚；

围堰，包括位于若干电极的内侧的第一围堰及位于若干电极外侧的第二围堰，所述第一围堰与所述芯片下表面及所述基板上表面配合而围设形成空腔，所述第二围堰的外侧缘与所述滤波器芯片的外侧缘齐平；

其中，所述封装基板具有供若干互连结构通过的若干通孔，所述互连结构包括金属柱结构、焊锡及电镀层结构，所述金属柱结构导通所述电极，所述电镀层结构导通所述外部引脚，所述焊锡用于导通所述金属柱结构及所述电镀层结构。

作为本发明一实施方式的进一步改进，所述金属柱结构包括金属柱及导通所述金属柱及所述电极的UBM层，所述电镀层结构包括覆盖于所述通孔内壁并延伸至所述基板上表面、所述基板下表面的电镀种子层及位于所述电镀种子层外且与所述电镀种子层相互匹配的电镀层，所述焊锡包覆所述金属柱并延伸至所述通孔而导通所述通孔内壁的所述电镀层。

作为本发明一实施方式的进一步改进，所述电镀层结构延伸至所述基板上表面的宽度小于所述电镀层结构延伸至所述基板下表面的宽度。

作为本发明一实施方式的进一步改进，所述电镀层结构的上表面与所述电极之间通过所述焊锡连接。

作为本发明一实施方式的进一步改进，所述电镀层结构及所述焊锡靠近所述空腔的一侧连接所述第一围堰，所述电镀层结构及所述焊锡远离所述空腔的一侧连接所述第二围堰。

作为本发明一实施方式的进一步改进，所述焊锡连接所述电极的下表面且同时包覆所述UBM层及所述金属柱。

作为本发明一实施方式的进一步改进，若干电极围设形成的内轮廓连接所述第一围堰，若干电极围设形成的外轮廓连接所述第二围堰，所述第一围堰与所述第二围堰相互连通。

作为本发明一实施方式的进一步改进，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的塑封层，所述塑封层同时包覆所述第二围堰暴露在外的上表面区域及所述滤波器芯片，且所述封装结构还包括设置于所述基板下表面且暴露出所述外部引脚的防焊层。

为实现上述发明目的之一，本发明一实施方式提供一种带有双围堰、金属柱及焊锡的芯片封装结构的制作方法，包括步骤：

S1：提供滤波器芯片，其具有相对设置的芯片上表面及芯片下表面，所述芯片下表面具有若干电极；

S2：于所述电极的下表面形成金属柱结构；

S3：于芯片下表面形成围堰，所述围堰包括位于若干电极内侧的第一围堰及位于若干电极外侧的第二围堰；

S4：提供封装基板，其具有相对设置的基板上表面及基板下表面；

S5：于所述封装基板上形成若干通孔；

S6：于所述通孔内壁及连接所述通孔内壁的基板上表面、基板下表面形成电镀层结构；

S7：将所述滤波器芯片组装至所述封装基板，所述芯片下表面与所述基板上表面面对面设置，所述第一围堰与所述芯片下表面及所述基板上表面配合而围设形成空腔；

S8：于所述金属柱结构外围形成导通所述金属柱结构及所述电镀层结构的焊锡；

S9：于所述电镀层结构下方形成外部引脚。

作为本发明一实施方式的进一步改进，步骤S2具体包括：

于所述电极的下表面形成UBM层及金属柱；

步骤S6具体包括：

于所述通孔内壁及连接所述通孔内壁的部分基板上表面、全部基板下表面形成电镀种子层；

于所述基板下表面的所述电镀种子层的下方形成第二光刻胶膜，并于所述第二光刻胶膜曝光和显影形成若干第二孔洞，所述第二孔洞暴露出所述通孔及电镀种子层；

于暴露在外的电镀种子层上形成电镀层；

去除第二光刻胶膜；

去除暴露在外的电镀种子层；

步骤S8、S9具体包括：

于所述封装基板远离所述基板下表面的一侧形成塑封层，所述塑封层同时包覆所述第二围堰的外侧缘及所述滤波器芯片；

于所述金属柱及所述UBM层的外围形成焊锡，所述焊锡连接所述电极，且所述焊锡延伸至所述通孔并与导通所述通孔内壁的电镀层；

于基板下表面形成防焊层，所述防焊层同时包覆所述基板下表面、所述电镀层及所述焊锡；

于所述防焊层曝光和显影形成若干第三孔洞，所述第三孔洞暴露出所述电镀层；

于若干第三孔洞内形成球栅阵列。

与现有技术相比，本发明的有益效果在于：本实施方式通过设置围堰形成空腔，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔内部而影响滤波器芯片的正常使用，从而提高封装结构的整体性能。

附图说明

图1是本发明第一实施方式的封装结构剖视图；

图2是本发明第一实施方式的封装结构部分结构的俯视透视图；

图3是本发明第一实施方式的封装结构的制作方法步骤图；

图4a-图4v是本发明第一实施方式的封装结构的制作方法流程图；

图5是本发明第二实施方式的封装结构剖视图；

图6是本发明第二实施方式的封装结构部分结构的俯视透视图；

图7是本发明第二实施方式的封装结构的制作方法步骤图；

图8a-图8v是本发明第二实施方式的封装结构的制作方法流程图；

图9是本发明第三实施方式的封装结构剖视图；

图10是本发明第三实施方式的封装结构部分结构的俯视透视图；

图11是本发明第三实施方式的封装结构的制作方法步骤图；

图12a-图12w是本发明第三实施方式的封装结构的制作方法流程图；

图13是本发明第四实施方式的封装结构剖视图；

图14是本发明第四实施方式的封装结构部分结构的俯视透视图；

图15是本发明第四实施方式的封装结构的制作方法步骤图；

图16a-图16u是本发明第四实施方式的封装结构的制作方法流程图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分夸大，因此，仅用于图示本申请的主题的基本结构。

另外，本文使用的例如“上”、“上方”、“下”、“下方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“下方”或“之下”的单元将位于其他单元或特征“上方”。因此，示例性术语“下方”可以囊括上方和下方这两种方位。设备可以以其他方式被定向(旋转90度或其他朝向)，并相应地解释本文使用的与空间相关的描述语。

参图1，为本发明第一实施方式的带有双围堰的芯片封装结构100的剖视图。

封装结构100包括封装基板10、滤波器芯片20、若干互连结构30及围堰40。

封装基板10具有相对设置的基板上表面11及基板下表面12，基板12的一侧具有若干外部引脚121。

这里，封装基板10为承载芯片的承载板，封装基板10可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100通过外部引脚121可以与其他芯片或基板等实现电性连接，这里，外部引脚121以球栅阵列121为例，外部引脚121凸伸出封装结构100的下表面。

另外，这里以若干外部引脚121位于基板下表面12的一侧为例，但不以此为限，外部引脚121也可位于其他区域。

滤波器芯片20具有相对设置的芯片上表面21及芯片下表面22，芯片下表面22与基板上表面11面对面设置，芯片下表面22具有若干电极221。

这里，滤波器芯片20可以是表面声波滤波器芯片(Surface Acoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20的下方形成一空腔以保护该活性区域。

电极221朝远离芯片上表面21的方向凸伸出芯片下表面22，但不以此为限。

一般的，滤波器芯片20的尺寸小于封装基板10的尺寸。

若干互连结构30用于导通若干电极221及若干外部引脚121。

围堰40包括位于若干电极221内侧的第一围堰41及位于若干电极221外侧的第二围堰42，第一围堰41与芯片下表面22及基板上表面11配合而围设形成空腔S，该空腔S对应滤波器芯片20表面的活性区域，第二围堰42的外侧缘与滤波器芯片20的外侧缘齐平。

本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装结构100的整体性能。

另外，由于围堰40具有一定的高度，当围堰40的下表面面积过小时，可能会无法支撑该高度的围堰40，从而导致围堰40出现坍塌现象，本实施方式的围堰40包括位于若干通孔13内侧的第一围堰41及位于若干通孔13外侧的第二围堰42，围堰40具有足够大的下表面，提高了整个围堰40的稳定性；另外围堰40上表面可以和滤波器芯片20下表面空腔S区域外的滤波器芯片20下表面全部区域结合，进一步提高空腔S的成型稳定性。

在本实施方式中，基板下表面12的一侧具有若干外部引脚121，封装基板10具有供若干互连结构30通过的若干通孔13。

需要说明的是，“封装基板10具有供若干互连结构30通过的若干通孔13”是指互连结构30的至少部分结构穿过对应的通孔13，从而实现电极221和外部引脚121的互连。

结合图2，若干电极221呈阵列分布于芯片下表面22，且相邻电极221之间具有间隔，两列电极221之间具有一空间，第一围堰41位于该空间内，即第一围堰41位于若干电极221的内侧，第二围堰42位于该空间外，即第二围堰42位于若干电极221的外侧。

也就是说，若干电极221围设形成的内轮廓连接第一围堰41，若干电极221围设形成的外轮廓连接第二围堰42。

需要说明的是，第一围堰41与第二围堰42之间可以是相互独立的，例如第一围堰41为第一环状结构，第一环状结构连接若干电极221的内侧，第二围堰42为第二环状结构，第二环状结构连接若干电极221的外侧。

当然，第一围堰41与第二围堰42之间也可以是相互连通的，此时，第一围堰41与第二围堰42之间通过第三围堰43实现互连，第三围堰43位于相邻的电极221之间或者是其他区域，也就是说，此时的围堰40布满空腔S周缘，且围堰40布满电极221周缘。

在本实施方式中，芯片下表面22覆盖第一围堰41的上表面及第二围堰42的上表面，基板上表面11覆盖第一围堰41的下表面及第二围堰42的下表面。

围堰40由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100还包括同时包覆第二围堰42外侧缘及滤波器芯片20的塑封层50，且塑封层50位于封装基板10远离基板下表面12的一侧。

也就是说，此时塑封层50包覆滤波器芯片20周围所有的开放区域。

塑封层50可以是EMC(Expoy Molding Compound)塑封层，由于本实施方式利用围堰40可以阻挡外界物质进入空腔S，无需考虑塑封层50是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口、和有效降低成本。

在本实施方式中，封装结构100还包括设置于基板下表面12且暴露出外部引脚121的防焊层60。

在本实施方式中，封装结构100还包括设置于基板下表面12且暴露出外部引脚121的防焊层60。

继续参图1及图2，在本实施方式中，互连结构30包括相互配合互连的金属柱结构31及金属层结构32，金属柱结构31导通电极221，金属层结构32导通外部引脚121。

具体的，金属柱结构31包括金属柱311及导通金属柱311及电极221的UBM层312，金属层结构32包括金属层321及导通金属层321及金属柱311的电镀种子层322，金属层结构32充填通孔13内部区域并延伸至基板下表面12，且金属层321的下方连接外部引脚121。

电镀种子层322与金属层321的外轮廓相互匹配，电镀种子层322沿通孔13内壁向基板下表面12延伸，金属层321填充通孔13并沿基板下表面12延伸，金属层321的下表面为平面。

需要说明的是，基板下表面12远离通孔13的区域也设置有电镀种子层322、金属层321及外部引脚121。

这里，金属柱311为铜柱311，金属层321为铜层321，UBM层312及电镀种子层322可以为Ti/Cu层，但不以此为限。

UBM层312作为铜柱311与电极221之间的过渡层，可以有效降低铜柱311的成型难度，提高铜柱311的成型、固定效果，且可提高铜柱311与电极221之间的电性传输性能。

同样的，电镀种子层322作为铜柱311及铜层321之间、铜层321与封装基板10之间的过渡层，可以有效降低铜层321的成型难度，提高铜层321的成型、固定效果，且可提高铜柱311与铜层321之间的电性传输性能。

UBM层312的横截面面积小于电极221的横截面面积，且铜柱311的横截面面积等于UBM层312的横截面面积，即UBM层312布设于电极221下表面的中间区域，铜柱311对应UBM层312设置。

金属层结构32的上表面具有容纳金属柱结构31的凹槽323，且在本实施方式中，凹槽323容纳整个铜柱311及UBM层312。

也就是说，金属层结构32的上表面的外圈区域接触电极221的下表面，即除了凹槽323区域呈内凹形态外，电镀种子层322的上表面与电极221接触。

金属层结构32及电极221围设形成容纳金属柱结构31的腔室，腔室环绕金属柱结构31的四周。

这里，铜柱311、凹槽323及通孔13配合设置的优势在于：(1)凹槽323及铜柱311相互对位，凹槽323对铜柱311起到限位作用，提高了封装过程中的对位精度和最终产品良率，降低了封装工艺的难度，且此时滤波器芯片20的位置固定，不会出现芯片漂移的问题；(2)铜柱311已经占据了通孔13一部分空间，此时于该通孔13内电镀铜层321时可以减少铜层321的电镀量，降低了电镀的工艺难度，缩短了电镀时间，进而提高了电镀产能；(3)铜柱311外观显著，可以作为识别部以提高识别效率，进而便于自动化外观检测和可能的缺陷识别。

在本实施方式中，金属层结构32的上表面的外轮廓与电极221的外轮廓相互匹配。

也就是说，电镀种子层322与UBM层312相互拼接而布满了电极221的下表面。

金属层结构32靠近空腔S的一侧连接第一围堰41，金属层结构32远离空腔S的一侧连接第二围堰42，即此时金属层结构32与围堰40之间是相互连接的，金属层结构32周缘没有塑封层50。

本发明一实施方式还提供一种带有双围堰的芯片封装结构的制作方法，结合前述带有双围堰的芯片封装结构100的说明及图3、图4a至图4v，制作方法包括步骤：

S1：参图4a，提供滤波器芯片20，其具有相对设置的芯片上表面21及芯片下表面22，芯片下表面22具有若干电极221；

S2：参图4b至图4g，于若干电极221的下表面形成若干第一互连结构；

具体包括：

参图4b，于芯片下表面22形成UBM层312；

参图4c，于UBM层312的下方形成第一光刻胶层70；

参图4d，于第一光刻胶层70曝光和显影形成若干第一孔洞71，第一孔洞71对应电极221，且第一孔洞71暴露出UBM层312；

参图4e，于若干第一孔洞71内形成若干铜柱311；

参图4f，去除第一光刻胶层70；

参图4g，去除暴露在外的UBM层312。

S3：参图4h及图4i，于芯片下表面22形成围堰40，围堰40包括位于若干电极221内侧的第一围堰41及位于若干电极221外侧的第二围堰42；

具体包括：

参图4h，于芯片下表面22布设光敏感绝缘膜80；

参图4i，曝光和显影形成围堰40，围堰40包括位于若干电极221内侧的第一围堰41及位于若干电极221外侧的第二围堰42。

需要说明的是，第二围堰42的外侧缘与滤波器芯片20的外侧缘齐平，也就是说，此时通过滤波器芯片20的外侧缘来控制第二围堰42的设置位置，方便快捷，提高效率，且第二围堰42位置的控制精度极高。

S4：参图4j，提供封装基板10，其具有相对设置的基板上表面11及基板下表面12；

S5：参图4k及图4l，将滤波器芯片20组装至封装基板10，芯片下表面22与基板上表面11面对面设置，第一围堰41与芯片下表面22及基板上表面11配合而围设形成空腔S；

具体包括：

参图4k，于封装基板10上形成若干通孔13；

参图4l，将滤波器芯片20组装至封装基板10，芯片下表面22与基板上表面11面对面设置，第一围堰41与芯片下表面22及基板上表面11配合而围设形成空腔S，且第二围堰42的外侧缘与滤波器芯片20的外侧缘齐平；

S6：参图4m至图4s，形成导通第一互连结构的第二互连结构；

具体包括：

参图4m，于封装基板10远离基板下表面12的一侧形成塑封层50，塑封层50同时包覆第二围堰42的外侧缘及滤波器芯片20，若干铜柱311朝向若干通孔13延伸；

参图4n，沿着基板下表面12、通孔13内壁及铜柱311形成连续的电镀种子层322；

参图4o，于电镀种子层322的下方形成第二光刻胶层90；

参图4p，于第二光刻胶层90曝光和显影形成若干第二孔洞91，第二孔洞91暴露通孔13及电镀种子层322；

参图4q，于若干第二孔洞91内电镀填充铜层321；

参图4r，去除第二光刻胶层90；

参图4s，去除暴露在外的电镀种子层322。

S7：参图4t至图4v，于第二互连结构处形成外部引脚121。

具体包括：

参图4t，于基板下表面12形成防焊层60，防焊层60同时包覆基板下表面12及铜层321；

参图4u，于防焊层60曝光和显影形成若干第三孔洞61，第三孔洞61暴露出铜层321；

参图4v，于若干第三孔洞61内形成球栅阵列121。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100的说明，在此不再赘述。

参图5，为本发明第二实施方式的封装结构100a的剖视图。

为了便于描述，本实施方式与第一实施方式相同或相近的结构采用类似的标号，当然，类似标号的结构也可以具有不同的作用，需要根据实际情况而定，下面其他实施方式也是如此，后续不再赘述。

封装结构100a包括封装基板10a、滤波器芯片20a、若干互连结构30a及围堰40a。

封装基板10a具有相对设置的基板上表面11a及基板下表面12a，基板下表面12a的一侧具有若干外部引脚121a。

这里，封装基板10a为承载芯片的承载板，封装基板10a可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121a可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100a通过外部引脚121a可以与其他芯片或基板等实现电性连接，这里，外部引脚121a以球栅阵列121a为例，外部引脚121a凸伸出封装结构100a的下表面。

滤波器芯片20a具有相对设置的芯片上表面21a及芯片下表面22a，芯片下表面22a与基板上表面11a面对面设置，芯片下表面22a具有若干电极221a。

这里，滤波器芯片20a可以是表面声波滤波器芯片(Surface Acoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20a表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20a的下方形成一空腔以保护该活性区域。

电极221a朝远离芯片上表面21a的方向凸伸出芯片下表面22a，但不以此为限。

一般的，滤波器芯片20a的尺寸小于封装基板10a的尺寸。

若干互连结构30a用于导通若干电极221a及若干外部引脚121a。

围堰40a包括位于若干电极221a的内侧的第一围堰41a及位于若干电极221a外侧的第二围堰42a，第一围堰41a与芯片下表面22a及基板上表面11a配合而围设形成空腔S，该空腔S对应滤波器芯片20a表面的活性区域，第二围堰42a的外侧缘与滤波器芯片20a的外侧缘齐平。

这里，封装基板10a具有供若干互连结构30a通过的若干通孔13a，互连结构30a包括相互配合互连的焊锡结构33a及电镀层结构32a，焊锡结构33a导通电221a，电镀层结构32a导通外部引脚121a。

需要说明的是，“封装基板10a具有供若干互连结构30a通过的若干通孔13a”是指互连结构30a的至少部分结构穿过对应的通孔13a，从而实现电极221a和外部引脚121a的互连。

本实施方式通过设置围堰40a形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20a的正常使用，从而提高封装结构100a的整体性能。

另外，由于围堰40a具有一定的高度，当围堰40a的下表面面积过小时，可能会无法支撑该高度的围堰40a，从而导致围堰40a出现坍塌现象，本实施方式的围堰40a包括位于若干通孔13a内侧的第一围堰41a及位于若干通孔13a外侧的第二围堰42a，围堰40a具有足够大的下表面，提高了整个围堰40a的稳定性；另外围堰40a上表面可以和滤波器芯片20a下表面空腔S区域外的滤波器芯片20a下表面全部区域结合，进一步提高空腔S的成型稳定性。

结合图6，若干电极221a呈阵列分布于芯片下表面22a，且相邻电极221a之间具有间隔，两列电极221a之间具有一空间，第一围堰41a位于该空间内，即第一围堰41a位于若干电极221a的内侧，第二围堰42a位于该空间外，即第二围堰42a位于若干电极221a的外侧。

也就是说，若干电极221a围设形成的内轮廓连接第一围堰41a，若干电极221a围设形成的外轮廓连接第二围堰42a。

需要说明的是，第一围堰41a与第二围堰42a之间可以是相互独立的，例如第一围堰41a为第一环状结构，第一环状结构连接若干电极221a的内侧，第二围堰42a为第二环状结构，第二环状结构连接若干电极221a的外侧。

当然，第一围堰41a与第二围堰42a之间也可以是相互连通的，此时，第一围堰41a与第二围堰42a之间通过第三围堰43a实现互连，第三围堰43a位于相邻的电极221a之间或者是其他区域，也就是说，此时的围堰40a布满空腔S周缘，且围堰40a布满电极221a周缘。

在本实施方式中，芯片下表面22a覆盖第一围堰41a的上表面及第二围堰42a的上表面，基板上表面11a覆盖第一围堰41a的下表面及第二围堰42a的下表面。

围堰40a由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100a还包括同时包覆第二围堰42a外侧缘及滤波器芯片20a的塑封层50a，且塑封层50a位于封装基板10a远离基板下表面12a的一侧。

也就是说，此时塑封层50a包覆滤波器芯片20a周围所有的开放区域。

塑封层50a可以是EMC(Expoy Molding Compound)塑封层，由于本实施方式利用围堰40a可以阻挡外界物质进入空腔S，无需考虑塑封层50a是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50a材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口、和有效降低成本。

在本实施方式中，封装结构100a还包括设置于基板下表面12a且暴露出外部引脚121a的防焊层60a。

继续参图5及图6，在本实施方式中，焊锡结构33a包括焊锡331a及导通焊锡331a及电极221a的UBM层312a，电镀层结构32a包括覆盖于通孔13a内壁并延伸至基板上表面11a、基板下表面12a的电镀种子层322a及位于电镀种子层322a外且与电镀种子层322a相互匹配的电镀层321a，焊锡331a延伸至通孔13a而导通通孔13a内壁的电镀层321a，电镀层321a的下方连接外部引脚121a。

电镀种子层322a与电镀层321a的外轮廓相互匹配，电镀种子层322a由通孔13a内壁分别向基板上表面11a及基板下表面12a延伸，电镀层321a依照电镀种子层322a的布设区域也由通孔13a内壁分别向基板上表面11a及基板下表面12a延伸，电镀层321a的下表面为平面。

需要说明的是，基板下表面12a远离通孔13a的区域也设置有电镀种子层322a、电镀层321a及外部引脚121a。

这里，电镀层321a为铜层321a，UBM层312a及电镀种子层322a可以为Ti/Cu层，但不以此为限。

UBM层312a作为焊锡331a与电极221a之间的过渡层，可以有效降低焊锡331a的成型难度，提高焊锡331a的成型、固定效果，且可提高焊锡331a与电极221a之间的电性传输性能。

同样的，电镀种子层322a作为铜层321a与封装基板10a之间的过渡层，可以有效降低铜层321a的成型难度，提高铜层321a的成型、固定效果。

这里，焊锡331a由UBM层312a延伸至通孔13a内，并与通孔13a内壁的铜层321a相互接触实现电性连接，从而可以导通电极221a与外部引脚121a。

设置焊锡331a、通孔13a的优势在于：(1)焊锡331a在回流焊工艺时为熔融状态，便于有效填充通孔13a和与UBM层312a结合，且结合效果较佳；(2)焊锡331a可以与通孔13a整个内周壁的铜层321a相互接触，接触面积大，可以提高电性传输性能，也可提高焊锡331a与铜层321a结合的牢靠度；(3)焊锡331a使用的回流焊工艺简洁，生产效率高，可大幅降低成产成本和缩短产品交货周期。

在本实施方式中，电镀层结构32a延伸至基板上表面11a的宽度小于电镀层结构32a延伸至基板下表面12a的宽度。

这里，一方面，基板上表面11a及基板下表面12a均设置有电镀层结构32a，可以提高电镀层结构32a与封装基板10a结合的牢靠度；另一方面，基板下表面12a的电镀层结构32a宽度大于基板上表面11a的电镀层结构32a宽度，可以使得基板下表面12a的外部引脚121a远离通孔13a，从而便于封装结构100a后续与其他芯片或其他基板等相互结合。

电镀层结构32a的上表面与UBM层312a之间通过焊锡331a连接。

位于基板上表面11a的电镀层结构32a的外侧缘、位于电镀层结构32a的上表面与UBM层312a之间的焊锡331a的外侧缘、UBM层321a的外侧缘及电极221a的外侧缘相互齐平。

可以看到，连接UBM层312a焊锡331a不仅朝向通孔13a方向延伸，还朝向电镀层结构32a的上表面与UBM层312a之间的缝隙内延伸，且当焊锡331a充填电镀层结构32a的上表面与UBM层312a之间的缝隙时，位于第一围堰41a及第二围堰42a之间的互连结构30a(包括位于基板上表面11a的电镀层结构32a、位于电镀层结构32a的上表面与UBM层312a之间的焊锡331a以及UBM层321a)的四周缘均为平面，且该互连结构30a的任一横截面面积等于电极221a的横截面面积。

此时，UBM层312a布满电极221a的下表面区域，且焊锡331a的上部区域(位于电镀层结构32a的上表面与UBM层312a之间的焊锡331a)布满UBM层312a的下表面区域。

电镀层结构32a、焊锡331a及UBM层312a靠近空腔S的一侧连接第一围堰41a，电镀层结构32a、焊锡331a及UBM层312a远离空腔S的一侧连接第二围堰42a，此时，电镀层结构32a周缘没有塑封层50a。

本发明一实施方式还提供一种封装结构的制作方法，结合前述封装结构100a的说明及图7、图8a至图8v，制作方法包括步骤：

S1：参图8a，提供滤波器芯片20a，其具有相对设置的芯片上表面21a及芯片下表面22a，芯片下表面22a具有若干电极221a；

S2：参图8b至图8f，于电极221a的下表面形成UBM层312a；

具体包括：

参图8b，于芯片下表面22a形成UBM层312a；

参图8c，于UBM层312a的下方形成第一光刻胶层70a；

参图8d，于第一光刻胶层70a曝光和显影形成若干第一孔洞71a，第一孔洞71a对应除去电极221a的其他区域，且第一孔洞71a暴露出UBM层312a；

参图8e，刻蚀第一孔洞71a暴露出的UBM层312a；

参图8f，去除第一光刻胶层70a。

S3：参图8g及图8h，于芯片下表面22a形成围堰40a，围堰40a包括位于若干电极221a内侧的第一围堰41a及位于若干电极221a外侧的第二围堰42a；

具体包括：

参图8g，于芯片下表面22a布设光敏感绝缘膜80a；

参图8h，曝光和显影形成围堰40a，围堰40a包括位于若干电极221a内侧的第一围堰41a及位于若干电极221a外侧的第二围堰42a。

需要说明的是，第二围堰42a的外侧缘与滤波器芯片20a的外侧缘齐平，也就是说，此时通过滤波器芯片20a的外侧缘来控制第二围堰42a的设置位置，方便快捷，提高效率，且第二围堰42a位置的控制精度极高。

S4：参图8i，提供封装基板10a，其具有相对设置的基板上表面11a及基板下表面12a；

S5：参图8j，于封装基板10a上形成若干通孔13a；

S6：参图8k至图8p，于通孔13a内壁及连接通孔13a内壁的基板上表面11a、基板下表面12a形成电镀层结构32a；

具体包括：

参图8k，于通孔13a内壁及连接通孔13a内壁的部分基板上表面11a、全部基板下表面12a形成电镀种子层322a；

参图8l，于基板下表面12a的电镀种子层322a的下方形成第二光刻胶层90a；

参图8m，第二光刻胶层90a曝光和显影形成若干第二孔洞91a，第二孔洞91a暴露通孔13a及电镀种子层322a；

参图8n，于暴露在外的电镀种子层322a上形成铜层321a；

参图8o，去除第二光刻胶层90a；

参图8p，去除暴露在外的电镀种子层322a。

S7：参图8q，将滤波器芯片20a组装至封装基板10a，芯片下表面22a与基板上表面11a面对面设置，第一围堰41a与芯片下表面22a及基板上表面11a配合而围设形成空腔S，且第二围堰42a的外侧缘与滤波器芯片20a的外侧缘齐平；

S8：参图8r及图8s，于UBM层312a上形成导通电极221a及电镀层结构32a的焊锡331a；

具体包括：

参图8r，于封装基板10a远离基板下表面12a的一侧形成塑封层50a，塑封层50a同时包覆第二围堰42a的外侧缘及滤波器芯片20a，若干UBM层312a对准至若干通孔13a；

参图8s，于UBM层312a上形成焊锡331a，焊锡331a延伸至通孔13a并导通通孔31a内壁的铜层321a。

S9：参图8t至图8v，于电镀层结构32a下方形成外部引脚121a。

具体包括：

参图8t，于基板下表面12a形成防焊层60a，防焊层60a同时包覆基板下表面12a、铜层321a及焊锡331a；

参图8u，于防焊层60a曝光和显影形成若干第三孔洞61a，第三孔洞61a暴露出铜层321a；

参图8v，于若干第三孔洞61a内形成球栅阵列121a。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100a的说明，在此不再赘述。

参图9，为本发明第三实施方式的封装结构100b的剖视图。

封装结构100b包括封装基板10b、滤波器芯片20b、若干互连结构30b及围堰40b。

封装基板10b具有相对设置的基板上表面11b及基板下表面12b，基板下表面12b的一侧具有若干外部引脚121b。

这里，封装基板10b为承载芯片的承载板，封装基板10b可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121b可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100b通过外部引脚121b可以与其他芯片或基板等实现电性连接，这里，外部引脚121b以球栅阵列121b为例，外部引脚121b凸伸出封装结构100b的下表面。

滤波器芯片20b具有相对设置的芯片上表面21b及芯片下表面22b，芯片下表面22b与基板上表面11b面对面设置，芯片下表面22b具有若干电极221b。

这里，滤波器芯片20b可以是表面声波滤波器芯片(Surface Acoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20b表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20b的下方形成一空腔以保护该活性区域。

电极221b朝远离芯片上表面21b的方向凸伸出芯片下表面22b，但不以此为限。

一般的，滤波器芯片20b的尺寸小于封装基板10b的尺寸。

若干互连结构30b用于导通若干电极221b及若干外部引脚121b。

围堰40b包括位于若干电极内侧的第一围堰41b及位于若干电极外侧的第二围堰42b，第一围堰41b与芯片下表面22b及基板上表面11b配合而围设形成空腔S，该空腔S对应滤波器芯片20b表面的活性区域，第二围堰42b的外侧缘与滤波器芯片20b的外侧缘齐平。

这里，封装基板10b具有供若干互连结构30b通过的若干通孔13b，互连结构30b包括金属柱结构31b、焊锡331b及电镀层结构32b，金属柱结构31b导通电极221b，电镀层结构32b导通外部引脚121b，焊锡331b用于导通金属柱结构31b及电镀层结构32b。

需要说明的是，“封装基板10b具有供若干互连结构30b通过的若干通孔13b”是指互连结构30b的至少部分结构穿过对应的通孔13b，从而实现电极221b和外部引脚121b的互连。

本实施方式通过设置围堰40b形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20b的正常使用，从而提高封装结构100b的整体性能。

本实施方式通过设置围堰40b形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20b的正常使用，从而提高封装结构100b的整体性能。

另外，由于围堰40b具有一定的高度，当围堰40b的下表面面积过小时，可能会无法支撑该高度的围堰40b，从而导致围堰40b出现坍塌现象，本实施方式的围堰40b包括位于若干通孔13b内侧的第一围堰41b及位于若干通孔13b外侧的第二围堰42b，围堰40b具有足够大的下表面，提高了整个围堰40b的稳定性；另外围堰40b上表面可以和滤波器芯片20b下表面空腔S区域外的滤波器芯片20b下表面全部区域结合，进一步提高空腔S的成型稳定性。

结合图6，若干电极221b呈阵列分布于芯片下表面22b，且相邻电极221b之间具有间隔，两列电极221b之间具有一空间，第一围堰41b位于该空间内，即第一围堰41b位于若干电极221b的内侧，第二围堰42b位于该空间外，即第二围堰42b位于若干电极221b的外侧。

也就是说，若干电极221b围设形成的内轮廓连接第一围堰41b，若干电极221b围设形成的外轮廓连接第二围堰42b。

需要说明的是，第一围堰41b与第二围堰42b之间可以是相互独立的，例如第一围堰41b为第一环状结构，第一环状结构连接若干电极221b的内侧，第二围堰42b为第二环状结构，第二环状结构连接若干电极221b的外侧。

当然，第一围堰41b与第二围堰42b之间也可以是相互连通的，此时，第一围堰41b与第二围堰42b之间通过第三围堰43b实现互连，第三围堰43b位于相邻的电极221b之间或者是其他区域，也就是说，此时的围堰40b布满空腔S周缘，且围堰40b布满电极221b周缘。

在本实施方式中，芯片下表面22b覆盖第一围堰41b的上表面及第二围堰42b的上表面，基板上表面11b覆盖第一围堰41b的下表面及第二围堰42b的下表面。

围堰40b由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100b还包括同时包覆第二围堰42b外侧缘及滤波器芯片20b的塑封层50b，且塑封层50b位于封装基板10b远离基板下表面12b的一侧。

也就是说，此时塑封层50b包覆滤波器芯片20b周围所有的开放区域。

塑封层50b可以是EMC(Expoy Molding Compound)塑封层，由于本实施方式利用围堰40b可以阻挡外界物质进入空腔S，无需考虑塑封层50b是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50b材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口、和有效降低成本。

在本实施方式中，封装结构100b还包括设置于基板下表面12b且暴露出外部引脚121b的防焊层60b。

继续参图9及图10，在本实施方式中，金属柱结构31b包括金属柱311b及导通金属柱311b及电极221b的UBM层312b，电镀层结构32b包括覆盖于通孔13b内壁并延伸至基板上表面11b、基板下表面12b的电镀种子层322b及位于电镀种子层322b外且与电镀种子层322b相互匹配的电镀层321b，焊锡331b包覆金属柱311b并延伸至通孔13b而导通通孔13b内壁的电镀层321b，电镀层321b的下方连接外部引脚121b。

电镀种子层322b与电镀层321b的外轮廓相互匹配，电镀种子层322b由通孔13b内壁分别向基板上表面11b及基板下表面12b延伸，电镀层321b依照电镀种子层322b的布设区域也由通孔13b内壁分别向基板上表面11b及基板下表面12b延伸，电镀层321b的下表面为平面。

需要说明的是，基板下表面12b远离通孔13b的区域也设置有电镀种子层322b及电镀层321b。

这里，金属柱311b为铜柱311b，电镀层321b为铜层321b，UBM层312b及电镀种子层322b可以为Ti/Cu层，但不以此为限。

UBM层312b作为铜柱311b与电极221b之间的过渡层，可以有效降低铜柱311b的成型难度，提高铜柱311b的成型、固定效果，且可提高铜柱311b与电极221b之间的电性传输性能。

同样的，电镀种子层322b作为铜层321b与封装基板10b之间的过渡层，可以有效降低铜层321b的成型难度，提高铜层321b的成型、固定效果。

这里，焊锡331b包覆在铜柱311b下端区域的外部，且焊锡331b向下延伸至通孔13b内，并与通孔13b内壁的铜层321b相互接触实现电性连接，从而可以导通电极221b与外部引脚121b。

设置铜柱311b、焊锡331b及通孔13b的优势在于：(1)焊锡331b在回流焊工艺时为熔融状态，便于有效填充通孔13b和与铜柱311b结合，且结合效果较佳；(2)焊锡331b可以与通孔13b整个内周壁的铜层321b相互接触，接触面积大，可以提高电性传输性能，也可提高焊锡331b与铜层321b结合的牢靠度；(3)铜柱311b已经占据了通孔13b一部分空间，此时于该通孔13b内设置焊锡331b时可以减少焊锡331b的原料使用量，降低了焊锡331b的焊接工艺难度，缩短了焊接时间，进而提高了焊接产能；(4)铜柱311b外观显著，可以作为识别部以提高识别效率，进而便于自动化外观检测和可能的缺陷识别。

在本实施方式中，电镀层结构32b延伸至基板上表面11b的宽度小于电镀层结构32b延伸至基板下表面12b的宽度。

这里，一方面，基板上表面11b及基板下表面12b均设置有电镀层结构32b，可以提高电镀层结构32b与封装基板10结合的牢靠度；另一方面，基板下表面12b的电镀层结构32b宽度大于基板上表面11b的电镀层结构32b宽度，可以使得基板下表面12b的外部引脚121b远离通孔13b，从而便于封装结构100b后续与其他芯片或其他基板等相互结合。

电镀层结构32b的上表面与电极221b之间通过焊锡331b连接。

位于基板上表面11b的电镀层结构32b的外侧缘、位于电镀层结构32b的上表面与电极221b之间的焊锡331b的外侧缘及电极221b的外侧缘相互齐平。

可以看到，焊锡331b连接电极221b的下表面且同时包覆UBM层312b及铜柱311b，即焊锡331b连接的是UBM层312b周围的电极221b区域。

连接电极221b的焊锡331b不仅朝向通孔13b方向延伸，还朝向电镀层结构32b的上表面与电极221b之间的缝隙内延伸，且当焊锡331b充填电镀层结构32b的上表面与电极221b之间的缝隙时，位于第一围堰41b及第二围堰42b之间的互连结构30b(包括位于基板上表面11b的电镀层结构32b以及位于电镀层结构32b的上表面与电极221b之间的焊锡331b)的四周缘均为平面，且该互连结构30b的任一横截面面积等于电极221b的横截面面积。

此时，UBM层312b布设于电极221b下表面的中间区域，铜柱321b对应UBM层312b设置，且焊锡331b的上部区域和UBM层312b相互拼接而不满电极221b的下表面。

电镀层结构32b及焊锡331b靠近空腔S的一侧连接第一围堰41b，电镀层结构32b及焊锡331b远离空腔S的一侧连接第二围堰42b，此时，电镀层结构32b周缘没有塑封层50a。

本发明一实施方式还提供一种封装结构的制作方法，结合前述封装结构100b的说明及图11、图12a至图12w，制作方法包括步骤：

S1：参图12a，提供滤波器芯片20b，其具有相对设置的芯片上表面21b及芯片下表面22b，芯片下表面22b具有若干电极221b；

S2：参图12b至图12g，于电极221b的下表面形成金属柱结构31b；

具体包括：

参图12b，于芯片下表面22b形成UBM层312b；

参图12c，于UBM层312b的下方形成第一光刻胶层70b；

参图12d，第一光刻胶层70b曝光和显影形成若干第一孔洞71b，第一孔洞71b对应电极221b，且第一孔洞71b暴露出UBM层312b；

参图12e，于若干第一孔洞71b内形成若干铜柱311b；

参图12f，去除第一光刻胶层70b；

参图12g，去除暴露在外的UBM层312b。

S3：参图12h及图12i，于芯片下表面22b形成围堰40b，围堰40b包括位于若干电极221b内侧的第一围堰41b及位于若干电极221b外侧的第二围堰42b；

具体包括：

参图12h，于芯片下表面22b布设光敏感绝缘膜80b；

参图12i，曝光和显影形成围堰40b，围堰40b包括位于若干电极221b内侧的第一围堰41b及位于若干电极221b外侧的第二围堰42b。

需要说明的是，第二围堰42b的外侧缘与滤波器芯片20b的外侧缘齐平，也就是说，此时通过滤波器芯片20b的外侧缘来控制第二围堰42b的设置位置，方便快捷，提高效率，且第二围堰42b位置的控制精度极高。

S4：参图12j，提供封装基板10b，其具有相对设置的基板上表面11b及基板下表面12b；

S5：参图12k，于封装基板10b上形成若干通孔13b；

S6：参图12l至图12q，于通孔13b内壁及连接通孔13b内壁的基板上表面11b、基板下表面12b形成电镀层结构32b；

具体包括：

参图12l，于通孔13b内壁及连接通孔13b内壁的部分基板上表面11b、全部基板下表面12b形成电镀种子层322b；

参图12m，于基板下表面12b的电镀种子层322b的下方形成第二光刻胶层90b；

参图12n，于第二光刻胶层90b曝光和显影形成若干第二孔洞91b，第二孔洞91b暴露出通孔13b及电镀种子层322b；

参图12o，于暴露在外的电镀种子层322b上形成铜层321b；

参图12p，去除第二光刻胶层90b；

参图12q，去除暴露在外的电镀种子层322b。

S7：参图12r，将滤波器芯片20b组装至封装基板10b，芯片下表面22b与基板上表面11b面对面设置，第一围堰41b与芯片下表面22b及基板上表面11b配合而围设形成空腔S，且第二围堰42b的外侧缘与滤波器芯片20b的外侧缘齐平；

S8：参图12s及图12t，于金属柱结构32b外围形成导通金属柱结构32b及电镀层结构32b的焊锡331b；

具体包括：

参图12s，于封装基板10b远离基板下表面12b的一侧形成塑封层50b，塑封层50b同时包覆第二围堰42b的外侧缘及滤波器芯片20b；

参图12t，于铜柱311b及UBM层312b的外围形成焊锡331b，焊锡331b连接电极221b，且焊锡331b延伸至通孔13b并导通通孔13b内壁的铜层321b。

S9：参图12u至图12w，于电镀层结构32b下方形成外部引脚121b。

具体包括：

参图12u，于基板下表面12b形成防焊层60b，防焊层60b同时包覆基板下表面12b、铜层321b及焊锡331b；

参图12v，于防焊层60b曝光和显影形成若干第三孔洞61b，第三孔洞61b暴露出铜层321b；

参图12w，于若干第三孔洞61b内形成球栅阵列121b。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100b的说明，在此不再赘述。

参图13，为本发明第四实施方式的封装结构100c的剖视图。

封装结构100c包括封装基板10c、滤波器芯片20c、若干金属层结构32c及围堰40c。

封装基板10c具有相对设置的基板上表面11c及基板下表面12c，基板下表面12c的一侧具有若干外部引脚121c，封装基板10c具有若干通孔13c。

这里，封装基板10c为承载芯片的承载板，封装基板10c可以是有机树脂制成的印刷电路板，也可以是玻璃基板或陶瓷基板等等。

外部引脚121c可以是球栅阵列(Ball Grid Array，BGA)、焊盘等等，封装结构100c通过外部引脚121c可以与其他芯片或基板等实现电性连接，这里，外部引脚121c以球栅阵列121c为例，外部引脚121c凸伸出封装结构100c的下表面。

滤波器芯片20c具有相对设置的芯片上表面21c及芯片下表面22c，芯片下表面22c与基板上表面11c面对面设置，芯片下表面22c具有若干电极221c。

这里，滤波器芯片20c可以是表面声波滤波器芯片(Surface Acoustic Wave，SAW)或体积声波滤波器芯片(Bulk Acoustic Wave，BAW)，但不以此为限，滤波器芯片20c表面的活性区域(Active Zone)需要在无外物接触或是覆盖情况下才能正常工作，也就是说，需要在滤波器芯片20c的下方形成一空腔以保护该活性区域。

电极221c朝远离芯片上表面21c的方向凸伸出芯片下表面22c，但不以此为限。

一般的，滤波器芯片20c的尺寸小于封装基板10c的尺寸。

若干金属层结构32c穿过若干通孔13c并导通若干电极221c及若干外部引脚121c。

需要说明的是，“若干金属层结构32c穿过若干通孔13c”是指金属层结构32c的至少部分结构穿过对应的通孔13c，从而实现电极221c和外部引脚121c的互连。

围堰40c包括位于若干电极内侧的第一围堰41c及位于若干电极外侧的第二围堰42c，第一围堰41c与芯片下表面22c及基板上表面11c配合而围设形成空腔S，该空腔S对应滤波器芯片20c表面的活性区域，第二围堰42c的外侧缘与滤波器芯片20c的外侧缘齐平。

本实施方式通过设置围堰40c形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20c的正常使用，从而提高封装结构100c的整体性能。

另外，由于围堰40c具有一定的高度，当围堰40c的下表面面积过小时，可能会无法支撑该高度的围堰40c，从而导致围堰40c出现坍塌现象，本实施方式的围堰40c包括位于若干通孔13c内侧的第一围堰41c及位于若干通孔13c外侧的第二围堰42c，围堰40c具有足够大的下表面，提高了整个围堰40c的稳定性；另外围堰40c上表面可以和滤波器芯片20c下表面空腔S区域外的滤波器芯片20c下表面全部区域结合，进一步提高空腔S的成型稳定性。

结合图14，若干电极221c呈阵列分布于芯片下表面22c，且相邻电极221c之间具有间隔，两列电极221c之间具有一空间，第一围堰41c位于该空间内，即第一围堰41c位于若干电极221c的内侧，第二围堰42c位于该空间外，即第二围堰42c位于若干电极221c的外侧。

也就是说，若干电极221c围设形成的内轮廓连接第一围堰41c，若干电极221c围设形成的外轮廓连接第二围堰42c。

需要说明的是，第一围堰41c与第二围堰42c之间可以是相互独立的，例如第一围堰41c为第一环状结构，第一环状结构连接若干电极221c的内侧，第二围堰42c为第二环状结构，第二环状结构连接若干电极221c的外侧。

当然，第一围堰41c与第二围堰42c之间也可以是相互连通的，此时，第一围堰41c与第二围堰42c之间通过第三围堰43c实现互连，第三围堰43c位于相邻的电极221c之间或者是其他区域，也就是说，此时的围堰40c布满空腔S周缘，且围堰40c布满电极221c周缘。

在本实施方式中，芯片下表面22c覆盖第一围堰41c的上表面及第二围堰42c的上表面，基板上表面11c覆盖第一围堰41c的下表面及第二围堰42c的下表面。

围堰40c由光敏感绝缘材料制成，但不以此为限。

在本实施方式中，封装结构100c还包括同时包覆第二围堰42c外侧缘及滤波器芯片20c的塑封层50c，且塑封层50c位于封装基板10c远离基板下表面12c的一侧。

也就是说，此时塑封层50c包覆滤波器芯片20c周围所有的开放区域。

塑封层50c可以是EMC(Expoy Molding Compound)塑封层，由于本实施方式利用围堰40c可以阻挡外界物质进入空腔S，无需考虑塑封层50c是否会因为材料问题而影响空腔S内的保护区域，因此，塑封层50c材料的选择范围大大扩大，进而可以规避特定塑封材料的选择、大幅扩宽塑封制程工艺窗口、和有效降低成本。

在本实施方式中，封装结构100c还包括设置于基板下表面12c且暴露出外部引脚121c的防焊层60c。

继续参图13及图14，在本实施方式中，金属层结构32c包括位于电极221c下方的UBM层312c、金属层321c及位于UBM层312c及金属层321c之间的电镀种子层322c，金属层321c及电镀种子层322c充填通孔13c内部区域并延伸至基板下表面12c，且金属层321c的下方连接外部引脚121c。

电镀种子层322c与金属层321c的外轮廓相互匹配，电镀种子层322c沿通孔13c内壁向基板下表面12c延伸，金属层321c填充通孔13c并沿基板下表面12c延伸，金属层321c的下表面为平面。

电镀种子层322c的上表面与UBM层312c的下表面之间为全接触，即电镀种子层322c的上表面位于同一平面内，电镀种子层322c与UBM层312c之间为面面全接触。

需要说明的是，基板下表面12c远离通孔13c的区域也设置有电镀种子层322c及金属层321c。

这里，金属层321c为铜层321c，UBM层312c、电镀种子层322c可以为Ti/Cu层，但不以此为限。

UBM层312c作为电镀种子层322c与电极221c之间的过渡层，可以有效降低电镀种子层322c的成型难度，提高电镀种子层322c的成型、固定效果，且可提高电镀种子层322c与电极221c之间的电性传输性能。

电镀种子层322c作为UBM层312c及铜层321c之间、铜层321c与封装基板10c之间的过渡层，可以有效降低铜层321c的成型难度，提高铜层321c的成型、固定效果，且可提高电极221c与铜层321c之间的电性传输性能。

这里，直接通过UBM层312c、电镀种子层322c及铜层321c实现电极221c与外部引脚121c的电性连接，其优势在于：电极221c与外部引脚121c的连接结构简单，可以有效降低封装工艺的难度，提高效率。

在本实施方式中，金属层结构32c的上表面面积等于UBM层312c的横截面面积，且UBM层312c等横截面面积等于电极221b的横截面面积。

金属层结构32c靠近空腔S的一侧连接第一围堰41c，金属层结构32c远离空腔S的一侧连接第二围堰42c，此时，金属层结构32c周缘没有塑封层50c。

本发明一实施方式还提供一种封装结构的制作方法，结合前述封装结构100c的说明及图15、图16a至图16u，制作方法包括步骤：

S1：参图16a，提供滤波器芯片20c，其具有相对设置的芯片上表面21c及芯片下表面22c，芯片下表面22c具有若干电极221c；

S2：参图16b至图16f，于电极221c的下表面形成UBM层312c；

具体包括：

参图16b，于芯片下表面22c形成UBM层312c；

参图16c，于UBM层312c的下方形成第一光刻胶层70c；

参图16d，于第一光刻胶层70c曝光和显影形成若干第一孔洞71c，第一孔洞71c对应除去电极221c的其他区域，且第一孔洞71c暴露出UBM层312c；

参图16e，刻蚀第一孔洞71c暴露出的UBM层312c；

参图16f，去除第一光刻胶层70c。

S3：参图16g及图16h，于芯片下表面22c形成围堰40c，围堰40c包括位于若干电极221c内侧的第一围堰41c及位于若干电极221c外侧的第二围堰42c；

具体包括：

参图16g，于芯片下表面22c布设光敏感绝缘膜80c；

参图16h，曝光和显影形成围堰40c，围堰40c包括位于若干电极221c内侧的第一围堰41c及位于若干电极221c外侧的第二围堰42c。

需要说明的是，第二围堰42c的外侧缘与滤波器芯片20c的外侧缘齐平，也就是说，此时通过滤波器芯片20c的外侧缘来控制第二围堰42c的设置位置，方便快捷，提高效率，且第二围堰42c位置的控制精度极高。

S4：参图16i，提供封装基板10c，其具有相对设置的基板上表面11c及基板下表面12c；

S5：参图16j，于封装基板10c上形成若干通孔13c；

S6：参图16k，将滤波器芯片20c组装至封装基板10c，芯片下表面22c与基板上表面11c面对面设置，第一围堰41c与芯片下表面22c及基板上表面11c配合而围设形成空腔S，且第二围堰42b的外侧缘与滤波器芯片20b的外侧缘齐平；

S7：参图16l至图16r，形成导通UBM层312c的电镀种子层322c及金属层321c，电镀种子层322c及金属层321c的至少部分通过通孔13c；

具体包括：

参图16l，于封装基板10c远离基板下表面12c的一侧形成塑封层50c，塑封层50c同时包覆第二围堰42c的外侧缘及滤波器芯片20c，若干电极221c对准若干通孔13c；

参图16m，沿着基板下表面12c、通孔13c内壁及UBM层312c形成连续的电镀种子层322c；

参图16n，于电镀种子层322c的下方形成第二光刻胶层90c；

参图16o，于第二光刻胶层90c曝光和显影形成若干第二孔洞91c，第二孔洞91c暴露通孔13c及电镀种子层322c；

参图16p，于若干第二孔洞91c内电镀填充铜层321c；

参图16q，去除第二光刻胶层90c；

参图16r，去除暴露在外的电镀种子层322c。

S8：参图16s至图16u，于金属层结构32c下方形成外部引脚121c。

具体包括：

参图16s，于基板下表面12c形成防焊层60c，防焊层60c同时包覆基板下表面12c及铜层321c；

参图16t，于防焊层60c曝光和显影形成若干第三孔洞61c，第三孔洞61c暴露出铜层321c；

参图16u，于若干第三孔洞61c内形成球栅阵列121c。

本实施方式的封装结构的制作方法的其他说明可以参考上述封装结构100c的说明，在此不再赘述。

本发明的围堰40(以及40a、40b)位于电极221的内侧及外侧，且第二围堰42的外侧缘与滤波器芯片20的外侧缘齐平，在其他实施方式中，围堰40也可位于电极221的内侧，或者，第二围堰42的外侧缘可以与封装基板10的外侧缘齐平，又或者是，第二围堰42的外侧缘位于滤波器芯片20的外侧缘及封装基板10的外侧缘之间等等。

综上，本实施方式通过设置围堰40形成空腔S，可以有效避免在封装结构制作过程中或是在封装结构使用过程中外界物质进入空腔S内部而影响滤波器芯片20的正常使用，从而提高封装结构100的整体性能；另外，本实施方式的互连结构30有多种形式，可以有效提高电性传输性能，也可有效提高整个封装结构100的稳定性。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种带有双围堰、金属柱及焊锡的芯片封装结构，其特征在于，包括：

封装基板，具有相对设置的基板上表面及基板下表面，所述基板下表面的一侧具有若干外部引脚；

滤波器芯片，具有相对设置的芯片上表面及芯片下表面，所述芯片下表面与所述基板上表面面对面设置，所述芯片下表面具有若干电极；

若干互连结构，用于导通若干电极及若干外部引脚；

围堰，包括位于若干电极的内侧的第一围堰及位于若干电极外侧的第二围堰，所述第一围堰与所述芯片下表面及所述基板上表面配合而围设形成空腔，所述第二围堰的外侧缘与所述滤波器芯片的外侧缘齐平；

其中，所述封装基板具有供若干互连结构通过的若干通孔，所述互连结构包括金属柱结构、焊锡及电镀层结构，所述金属柱结构导通所述电极，所述电镀层结构导通所述外部引脚，所述焊锡用于导通所述金属柱结构及所述电镀层结构。

2.根据权利要求1所述的封装结构，其特征在于，所述金属柱结构包括金属柱及导通所述金属柱及所述电极的UBM层，所述电镀层结构包括覆盖于所述通孔内壁并延伸至所述基板上表面、所述基板下表面的电镀种子层及位于所述电镀种子层外且与所述电镀种子层相互匹配的电镀层，所述焊锡包覆所述金属柱并延伸至所述通孔而导通所述通孔内壁的所述电镀层。

3.根据权利要求2所述的封装结构，其特征在于，所述电镀层结构延伸至所述基板上表面的宽度小于所述电镀层结构延伸至所述基板下表面的宽度。

4.根据权利要求2所述的封装结构，其特征在于，所述电镀层结构的上表面与所述电极之间通过所述焊锡连接。

5.根据权利要求4所述的封装结构，其特征在于，所述电镀层结构及所述焊锡靠近所述空腔的一侧连接所述第一围堰，所述电镀层结构及所述焊锡远离所述空腔的一侧连接所述第二围堰。

6.根据权利要求2所述的封装结构，其特征在于，所述焊锡连接所述电极的下表面且同时包覆所述UBM层及所述金属柱。

7.根据权利要求1所述的封装结构，其特征在于，若干电极围设形成的内轮廓连接所述第一围堰，若干电极围设形成的外轮廓连接所述第二围堰，所述第一围堰与所述第二围堰相互连通。

8.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括位于所述封装基板远离所述基板下表面的一侧的塑封层，所述塑封层同时包覆所述第二围堰暴露在外的上表面区域及所述滤波器芯片，且所述封装结构还包括设置于所述基板下表面且暴露出所述外部引脚的防焊层。

9.一种带有双围堰、金属柱及焊锡的芯片封装结构的制作方法，其特征在于，包括步骤：

S1：提供滤波器芯片，其具有相对设置的芯片上表面及芯片下表面，所述芯片下表面具有若干电极；

S2：于所述电极的下表面形成金属柱结构；

S3：于芯片下表面形成围堰，所述围堰包括位于若干电极内侧的第一围堰及位于若干电极外侧的第二围堰；

S4：提供封装基板，其具有相对设置的基板上表面及基板下表面；

S5：于所述封装基板上形成若干通孔；

S6：于所述通孔内壁及连接所述通孔内壁的基板上表面、基板下表面形成电镀层结构；

S7：将所述滤波器芯片组装至所述封装基板，所述芯片下表面与所述基板上表面面对面设置，所述第一围堰与所述芯片下表面及所述基板上表面配合而围设形成空腔；

S8：于所述金属柱结构外围形成导通所述金属柱结构及所述电镀层结构的焊锡；

S9：于所述电镀层结构下方形成外部引脚。

10.根据权利要求9所述的封装结构的制作方法，其特征在于，

步骤S2具体包括：

于所述电极的下表面形成UBM层及金属柱；

步骤S6具体包括：

于所述通孔内壁及连接所述通孔内壁的部分基板上表面、全部基板下表面形成电镀种子层；

于所述基板下表面的所述电镀种子层的下方形成第二光刻胶膜，并于所述第二光刻胶膜曝光和显影形成若干第二孔洞，所述第二孔洞暴露出所述通孔及电镀种子层；

于暴露在外的电镀种子层上形成电镀层；

去除第二光刻胶膜；

去除暴露在外的电镀种子层；

步骤S8、S9具体包括：

于所述封装基板远离所述基板下表面的一侧形成塑封层，所述塑封层同时包覆所述第二围堰的外侧缘及所述滤波器芯片；

于所述金属柱及所述UBM层的外围形成焊锡，所述焊锡连接所述电极，且所述焊锡延伸至所述通孔并与导通所述通孔内壁的电镀层；

于基板下表面形成防焊层，所述防焊层同时包覆所述基板下表面、所述电镀层及所述焊锡；

于所述防焊层曝光和显影形成若干第三孔洞，所述第三孔洞暴露出所述电镀层；

于若干第三孔洞内形成球栅阵列。