CN109067399A - 一种多采样率的adc控制器实现方法 - Google Patents

一种多采样率的adc控制器实现方法 Download PDF

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Abstract

本发明公开了一种多采样率的ADC控制器实现方法，通过触发定时器控制各个采样控制器独立产生采样触发脉冲，再由采样触发合并器合并多路采样触发信号成一路变间隔的采样触发信号启动ADC模块，最后由采样值发布器根据各独立采样控制器的采样触发请求将ADC转换结果同步写入相应采样控制器的采样值缓冲队列完成多速率数据采样，本发明具有简单易实现，采样缓冲小，ADC启动次数少，采样延时短等优点，具有良好的应用前景。

Description

一种多采样率的ADC控制器实现方法
技术领域
本发明涉及数据采集技术领域，具体涉及一种多采样率的ADC控制器实现方法。
背景技术
随着微处理器技术的快速发展，在目前的嵌入式设备应用中出现多个微处理器协同完成系统功能的要求，由于嵌入式设备的体积、成本、功耗等方面因素，更多期望模拟前端采集数据能够实现多业务共享。然而，由于各个应用程序关注的焦点不一样，对于，采样速率要求也不尽相同，于是抽样率变换成为很多实时嵌入式设备应用不得不面对的问题，现有技术中对模拟数据抽样率变换，主要有以下两种方法，具体如下：
(1)，按各个采样率要求的最小公倍数进行高速采样，并将数据缓存后在按照各个应用业务需要进行二次抽样；
(2)，以最高要求采样率进行采样并缓存数据，然后通过插值法获得其他各个应用业务所需要的采样率。
上述两种方法在一定程度上实现了多速率采样，存在不同的缺陷，具体如下：方法(1)要求ADC高速采样同时需要大量的缓存，且因为ADC工作在高速模式系统功耗也会成比例增加；方法(2)虽然采用插值法实现抽样率变换，但是，将给数据采集系统带来额外的处理延时和大量的计算开销，此外，低阶的内插算法还会导致采集信号中高频分量被衰减，输出精度下降，且不可避免地由算法引入噪声。
因此，如何克服上述的问题，是当前需要解决的问题。
发明内容
本发明的目的是克服现有技术针对嵌入式设备对模拟数据抽样率变换处理方法存在的不足。本发明采用基于FPGA的硬件实现方法，通过合理配置ADC采样触发电路，仅在需要的时刻触发ADC采样并回读数据，有效地简化测量，既不损失精度也不增加功耗，同时采样系统延时非常小。
为了达到上述目的，本发明所采用的技术方案是：
一种多采样率的ADC控制器实现方法，包括以下步骤，
步骤(1)，构建多采样率的ADC控制器硬件结构，该ADC控制器硬件结构为一个触发定时器和多个独立采样控制器、一个采样触发合并器及一个采样值发布器的组成硬件电路，所述触发定时器连接外同步信号，对ADC控制器硬件结构内部产生基本定时信号，并以此驱动多个独立采样控制器产生独立采样触发信号；
步骤(2),连接各个采样控制器的计数输入端到触发定时器，各独立采样控制器按自身采样率配置独立生成采样触发脉冲信号，再连接所有的触发脉冲信号到采样触发合并器；
步骤(3),由采样触发合并器接收所有的触发脉冲信号，在消除逻辑运算产生的窄脉冲后，并展宽输出最终的采样触发脉冲启动外部ADC进行模数转换；
步骤(4),连接采样值发布器数据输入端到外部ADC的数据端口，并将外部ADC的转换结束信号发送到采样值发布器，并连接采样值发布器的数据输出和写使能信号到各个独立采样控制器的采样值缓冲队列的数据端口，在外部ADC转换结束后由采样值发布器读取外部ADC的采样结果发布给产生触发信号的采样控制器；
步骤(5),通过数据总线接口，响应多个独立采样控制器的中断请求并从采样值缓存中读取对应采样率的采样值，同时，通过MCU总线接口还可配置触发定时器的定时间隔和各个采样控制器的定时间隔。
前述的多采样率的ADC控制器实现方法，步骤(3)中，所述采样触发合并器由触发定时器驱动，采用逻辑或的策略处理所有的触发脉冲信号，并将逻辑或之后的脉冲通过单稳态电路进行脉冲展宽以消除窄脉冲。
前述的多采样率的ADC控制器实现方法，步骤(4)，多个独立采样控制器中采样值缓冲队列的数据端口连接在一起，采样值发布器在外部ADC转换结束后读取转换结果，并将转换结果发布到各个采样值缓冲队列，采样值发布器为各个采样值缓冲器队列单独产生写使能信号，其条件是当前时刻对应的采样触发器恰好产生采样触发信号。
前述的多采样率的ADC控制器实现方法，所述采样值缓冲队列为FIFO数据队列，所述FIFO数据队列的数据宽度BW，由ADC采样模块的总通道Nch和ADC分辨率ADCresolution按公式(1)确定：
BW＝ADCresolution×Nch (1)
所述FIFO数据队列的深度FIFOdepth，由MCU查询间隔Tpoll及该独立采样控制器的采样率按公式(2)确定：
前述的多采样率的ADC控制器实现方法，所述采样值缓冲队列在采样值发布器的写使能信号为高电平时写入该时刻所有ADC通道数据，并在一次ADC转换结束后更新队列的写指针，并同时更新队列的状态信息，根据配置产生相应的中断请求信号。
前述的多采样率的ADC控制器实现方法，步骤(5),MCU总线接口与MCU处理器相连接，所述MCU处理器通过MCU总线接口配置触发定时器的模值和各个采样触发计数器的模值，并通过该MCU总线接口读取ADC采集模块的转换结果。
前述的多采样率的ADC控制器实现方法，步骤(1)，触发定时器可连接外同步信号，且对内产生基本定时信号，所述触发定时器的模值Mbasic，根据公式(3)计算得到，并由MCU总线接口写入触发定时器，
Mbasic＝fsys/[fs1,fs2,...,fsn] (3)
其中，fsys为系统的时钟频率，fs1，fs2,…,fsn分别为各个独立采样控制器1-n所期望的采样率，而[fs1,fs2,...,fsn]为取fs1，fs2,…,fsn的最小公倍数fbasic。
前述的多采样率的ADC控制器实现方法，步骤(2)，各独立采样控制器产生对应采样率需要的采样触发脉冲信号，各独立采样控制器的计数值达到采样触发计数器的模值Mi，输出一个采样触发脉冲信号，该采样触发计数器的模值Mi，根据公式(4)计算得到，
Mi＝fbasic/fsi (4)
其中,fsi为独立采样控制器i的采样率，fbasic为所有独立采样控制器采样率的最小公倍数。
前述的多采样率的ADC控制器实现方法，各采样触发计数器在计数值为0时同时产生触发脉冲，并且在外同步信号上升沿到达时同时清零基本触发定时器和各个采样触发计数器，保证采样触发同步于外部参考信号。
本发明的有益效果是：本发明的多采样率的ADC控制器实现方法，通过触发定时器控制各个采样控制器独立产生采样触发脉冲，再由采样触发合并器合并多路采样触发信号成一路变间隔的采样触发信号启动外部ADC转换模块，最后由采样值发布器根据各独立采样控制器的采样触发请求将ADC转换结果同步写入相应采样控制器的采样值缓冲队列完成多速率数据采样，本发明具有简单易实现，采样缓冲小，ADC启动次数少，采样延时短等优点，具有以下特点：
1)多速率采样；2)采样值缓存小；3)ADC启动次数少；4)可接受外同步信号；5)不增加额外软件开销，不引入算法噪声；6)占用硬件资源开销非常小，简单易实现。
附图说明
图1是本发明的多采样率的ADC控制器的系统框图；
图2是本发明的ADC控制器的采样触发时序图；
图3是本发明的ADC控制器采样结果发布时序图；
图4是本发明的采样值缓冲队列示意图；
图5是本发明的单次采样值数据结构示意图。
具体实施方式
下面将结合说明书附图，对本发明作进一步的说明。
本发明的多采样率的ADC控制器，具体包括触发定时器、采样触发合并器、采样值发布器和多个独立采样控制器及数据接口模块，其实现包括以下步骤：
步骤(1)，构建多采样率的ADC控制器的硬件结构，该ADC控制器的硬件结构，如图1所示，包括一个触发定时器和多个独立采样控制器、一个采样触发合并器及一个采样值发布器的组成硬件电路，所述触发定时器连接外同步信号，对ADC控制器的硬件结构内部产生基本定时信号，并以此驱动采样控制器产生独立采样触发信号；
步骤(2),连接各个采样控制器的计数输入端到触发定时器，各独立采样控制器按自身采样率配置独立生成采样触发脉冲信号，再连接所有的触发脉冲信号到采样触发合并器；
步骤(3),由采样触发合并器接收所有的触发脉冲信号，在消除逻辑运算产生的窄脉冲后，并展宽输出最终的采样触发脉冲启动外部ADC进行模数转换；
步骤(4),连接采样值发布器数据输入端到外部ADC的数据端口，并将外部ADC的转换结束信号发送到采样值发布器，并连接采样值发布器的数据输出和写使能信号到各个独立采样控制器的采样值缓冲队列的数据端口，在外部ADC转换结束后由采样值发布器读取外部ADC的采样结果发布给产生触发信号的采样控制器；
步骤(5),通过数据总线接口，响应多个独立采样控制器的中断请求并从采样值缓存中读取对应采样率的采样值，同时，通过MCU总线接口还可配置触发定时器的定时间隔和各个采样控制器的定时间隔；
如图1所示，本发明的多采样率的ADC控制器中每个采样控制器都包含一个独立的数据输出接口和一个中断请求信号，当该控制器用于多MCU系统时可实现MCU共享ADC，系统中只包含一个MCU时，控制器又可以为不同业务提供独立的数据接口。MCU通过总线接口配置触发定时器的模值和各个采样触发计数器的模值，依托控制器的中断请求和状态指示信号，MCU可以采用中断或查询方式通过总线接口获取相关采样控制器的数据
所述采样值缓冲队列为FIFO数据队列，其数据宽度BW由ADC采样模块的总通道Nch和ADC分辨率ADCresolution决定，一次采样所得数据总位宽计算方法如公式(1)
BW＝ADCresolution×Nch (1)
其中，ADCresolution为ADC的分辨率，如对于16-bit的ADC其值为16，Nch表示采集系统中ADC总通道数量。
所述采样值缓冲队列逻辑结构示意如图4所示，一次采样所得数据为队列的一个数据元素其数据结构示意图如图5所示，采样控制器每次ADC转换结束后一次性写入当前所有通道的采样数据，而MCU每次从读接口一次性读出某个采样时刻的所有通道数据。
所述采样值缓冲队列在采样值发布器的写使能信号wreni为高电平时写入数据，并在写使能信号的下降沿独立更新其数据队列写指针并同时更新队列的状态信息，根据配置产生相应的中断请求信号，而由CPU响应中断后读取对应数据并更新数据队列读指针。
所述采样值缓冲队列深度取决于MCU读取数据的速度，当MCU处理器以同步中断模式读取ADC转换结果时队列深度可以配置为1，当MCU处理器以查询模式读取ADC转换结果时队列深度FIFOdepth可以按公式(2)要求配置。
其中，Tpoll为MCU的查询间隔，为该采样控制器的采样率。
MCU总线接口与MCU处理器相连接，所述MCU处理器通过MCU总线接口配置触发定时器的模值和各个采样触发计数器的模值，并通过该MCU总线接口读取ADC采集模块的转换结果。
上述的步骤(1)，触发定时器可连接外同步信号，且对内产生基本定时信号，所述触发定时器的模值Mbasic，根据公式(3)计算得到，并由MCU总线接口写入触发定时器，
Mbasic＝fsys/[fs1,fs2,...,fsn] (3)
其中，fsys为系统的时钟频率，fs1，fs2,…,fsn分别为各个独立采样控制器1-n所期望的采样率，而[fs1,fs2,...,fsn]为取fs1，fs2,…,fsn的最小公倍数fbasic。
上述的步骤(2)，各独立采样控制器产生对应需要的采样触发脉冲信号，各独立采样控制器的计数值达到采样触发计数器的模值Mi，输出一个采样触发脉冲信号，该采样触发计数器的模值Mi，根据公式(4)计算得到，
Mi＝fbasic/fsi (4)
其中,fsi为独立采样控制器i的采样率，fbasic为所有独立采样控制器采样率的最小公倍数。
各采样触发计数器在计数值为0时同时产生触发脉冲，并且在外同步信号上升沿到达时同时清零基本触发定时器和各个采样触发计数器，保证采样触发同步于外部参考信号。
本发明的多采样率的ADC控制器，触发定时器是一个可被外同步信号清零的计数器，该计数器采用系统时钟计数，每当该计数器的值达到设定的模值时计数器自动清零，并且每当该计数器值为0时输出一个触发脉冲BSYN，该脉冲作为后端采样触发计数器的计数脉冲。
本发明的多采样率的ADC控制器，采用两级定时触发电路结构能有效降低硬件资源开销，降低后级电路时序压力，同时为避免干扰，后级的采样触发合并器仅在触发定时器输出高电平脉冲时间段检查并合并各采样触发器输出，再消除窄脉冲并展宽输出。
图2为本发明各部分触发电路的触发脉冲的时序图，图中XSYN为外部同步参考信号，BSYN为触发定时器的输出脉冲，FSYN1、FSYN2、FSYN3分别为三个不同的采样触发计数器输出的采样触发脉冲，而ADC_CONV为最终的ADC启动转换信号，ADC_CONV信号为三个采样触发计数器的逻辑或，任何一个采样触发计数器产生触发脉冲都将导致ADC启动转换一次。
如图1所示，将各独立采样控制器中采样值缓冲器的数据端口连接在一起，采样值发布器在ADC转换结束后读取转换结果，并将转换结果发布到各个采样值缓冲队列，采样值发布器为各个采样值缓冲队列单独产生写使能信号，其条件是当前时刻对应的采样触发器恰好产生采样触发信号。
图3为本发明的ADC控制器采样结果发布时序图，所述采样值发布器在触发定时器的脉冲BSYN高电平时，检测采样触发计数器的输出，并生成相应发布掩码，此时若某个触发计数器输出为高则掩码对应位置1，否则对应位置0。所述采样值发布器在ADC转换结束后，根据本次获取的发布掩码生成各采样值队列的写使能信号wren，附图3中XSYN为外部同步参考信号，BSYN为触发定时器的输出脉冲，而ADC_CONV为最终的ADC启动转换信号，ADC_FIN为最终的ADC启动转换结束信号，wren1、wren2、wren3为采样值发布器输出到三个采样值缓冲队列的写使能信号，与附图2中FSYN1、FSYN2、FSYN3信号相对应，每次ADC转换结束后，采样值发布器只向产生触发脉冲的采样控制器发布写入信号。
附图2和附图3说明，由于采样值缓冲队列写使能wren信号受控于采样触发计数器输出，在不同的采样值缓冲队列将得到不同采样率的数据，附图3还展示出ADC转换结果为多个采样控制器公用的场景，对应于FSYN1、FSYN2、FSYN3重叠时间段，各采样值缓冲队列会同时写入当前ADC采样值。
综上所述，本发明的多采样率的ADC控制器实现方法，通过触发定时器控制各个采样控制器独立产生采样触发脉冲，再由采样触发合并器合并多路采样触发信号成一路变间隔的采样触发信号启动外部ADC转换模块，最后由采样值发布器根据各独立采样控制器的采样触发请求将ADC转换结果同步写入相应采样控制器的采样值缓冲队列完成多速率数据采样，本发明具有简单易实现，采样缓冲小，ADC启动次数少，采样延时短等优点，具有以下特点：
1)多速率采样；2)采样值缓存小；3)ADC启动次数少；4)可接受外同步信号；5)不增加额外软件开销，不引入算法噪声；6)占用硬件资源开销非常小，简单易实现。
以上显示和描述了本发明的基本原理、主要特征及优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等同。

Claims (9)

1.一种多采样率的ADC控制器实现方法，其特征在于：包括以下步骤，
步骤(1)，构建多采样率的ADC控制器硬件结构，该ADC控制器硬件结构为一个触发定时器和多个独立采样控制器、一个采样触发合并器及一个采样值发布器的组成硬件电路，所述触发定时器连接外同步信号，对ADC控制器硬件结构内部产生基本定时信号，并以此驱动多个独立采样控制器产生独立采样触发信号；
步骤(2),连接各个采样控制器的计数输入端到触发定时器，各独立采样控制器按自身采样率配置独立生成采样触发脉冲信号，再连接所有的触发脉冲信号到采样触发合并器；
步骤(3),由采样触发合并器接收所有的触发脉冲信号，在消除逻辑运算产生的窄脉冲后，并展宽输出最终的采样触发脉冲启动外部ADC进行模数转换；
步骤(4),连接采样值发布器数据输入端到外部ADC的数据端口，并将外部ADC的转换结束信号发送到采样值发布器，并连接采样值发布器的数据输出和写使能信号到各个独立采样控制器的采样值缓冲队列的数据端口，在外部ADC转换结束后由采样值发布器读取外部ADC的采样结果发布给产生触发信号的采样控制器；
步骤(5),通过数据总线接口，响应多个独立采样控制器的中断请求并从采样值缓存中读取对应采样率的采样值，同时，通过MCU总线接口还可配置触发定时器的定时间隔和各个采样控制器的定时间隔。
2.根据权利要求1所述的多采样率的ADC控制器实现方法，其特征在于：步骤(3)中，所述采样触发合并器由触发定时器驱动，采用逻辑或的策略处理所有的触发脉冲信号，并将逻辑或之后的脉冲通过单稳态电路进行脉冲展宽以消除窄脉冲。
3.根据权利要求1所述的多采样率的ADC控制器实现方法，其特征在于：步骤(4)，多个独立采样控制器中采样值缓冲队列的数据端口连接在一起，采样值发布器在外部ADC转换结束后读取转换结果，并将转换结果发布到各个采样值缓冲队列，采样值发布器为各个采样值缓冲器队列单独产生写使能信号，其条件是当前时刻对应的采样触发器恰好产生采样触发信号。
4.根据权利要求3所述的多采样率的ADC控制器实现方法，其特征在于：所述采样值缓冲队列为FIFO数据队列，所述FIFO数据队列的数据宽度BW，由ADC采样模块的总通道Nch和ADC分辨率ADCresolution按公式(1)确定：
BW＝ADCresolution×Nch (1)
所述FIFO数据队列的深度FIFOdepth，由MCU查询间隔Tpoll及该独立采样控制器的采样率按公式(2)确定：
5.根据权利要求3所述的多采样率的ADC控制器实现方法，其特征在于：所述采样值缓冲队列在采样值发布器的写使能信号为高电平时写入该时刻所有ADC通道数据，并在一次ADC转换结束后更新队列的写指针，并同时更新队列的状态信息，根据配置产生相应的中断请求信号。
6.根据权利要求1所述的多采样率的ADC控制器实现方法，其特征在于：步骤(5),MCU总线接口与MCU处理器相连接，所述MCU处理器通过MCU总线接口配置触发定时器的模值和各个采样触发计数器的模值，并通过该MCU总线接口读取ADC采集模块的转换结果。
7.根据权利要求1所述的多采样率的ADC控制器实现方法，其特征在于：步骤(1)，触发定时器可连接外同步信号，且对内产生基本定时信号，所述触发定时器的模值Mbasic，根据公式(3)计算得到，并由MCU总线接口写入触发定时器，
Mbasic＝fsys/[fs1,fs2,...,fsn] (3)
其中，fsys为系统的时钟频率，fs1，fs2,…,fsn分别为各个独立采样控制器1-n所期望的采样率，而[fs1,fs2,...,fsn]为取fs1，fs2,…,fsn的最小公倍数fbasic。
8.根据权利要求1所述的多采样率的ADC控制器实现方法，其特征在于：步骤(2)，各独立采样控制器产生对应采样率需要的采样触发脉冲信号，各独立采样控制器的计数值达到采样触发计数器的模值Mi，输出一个采样触发脉冲信号，该采样触发计数器的模值Mi，根据公式(4)计算得到，
Mi＝fbasic/fsi (4)
其中,fsi为独立采样控制器i的采样率，fbasic为所有独立采样控制器采样率的最小公倍数。
9.根据权利要求8所述的多采样率的ADC控制器实现方法，其特征在于：各采样触发计数器在计数值为0时同时产生触发脉冲，并且在外同步信号上升沿到达时同时清零基本触发定时器和各个采样触发计数器，保证采样触发同步于外部参考信号。
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