CN109065089B - 一种用于卷积运算的存储模块、模组 - Google Patents

一种用于卷积运算的存储模块、模组 Download PDF

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Abstract

本发明提供一种用于卷积运算的存储模块、模组，由包括非易失性存储器的存储单元构成存储阵列，在存储阵列中，一方向上的存储器的一源漏极电连接第一电连线，另一方向上的存储器另一源漏极电连接第二电连线，第一电连线和所述第二电连线中的一个用于加载输入信号，加载的输入信号依次为采样时间ti的采样信号对应的电信号，阵列中的各所述非易失性存储器的存储数据的值根据卷积核函数获得，由于非易失性存储器的存储特性，其存储数据即为存储器两源漏极之间的电导值，用于表征卷积核函数的数值，那么，另一电连线上输出的输出信号即为进行卷积运算后的数值。这样实现信号的分析的方式，功耗小、处理速度快、成本低，且易于与其他的处理器兼容。

Description

一种用于卷积运算的存储模块、模组
技术领域
本发明涉及神经网络集成电路设计领域，特别涉及一种用于卷积运算的存储模块及模组。
背景技术
人工智能技术得到了长足的发展，而在对电子设备采集的声音、图像、电磁波等信号，首先都要经过信号分析变换，来实现滤波、降噪等目的。目前，在信号分析变换时，往往需要较强的计算处理设备，例如CPU、GPU、DSP、FPGA等，这些设备的功耗大、成本高且与现有的电子设备中的MCU较难集成。
发明内容
有鉴于此，本发明的目的在于提供一种用于卷积运算的存储模块、模组，利用存储模块实现卷积运算。
为实现上述目的，本发明有如下技术方案：
一种基于神经网络的存储模块，包括：
由多个存储单元构成的存储阵列，所述存储阵列的规模为M*N，每个存储单元包括非易失性存储器；
在所述存储阵列中，第一方向上每一条非易失性存储器的第一源漏极电连接第一电连线，第二方向上每一条非易失性存储器的第二源漏极电连接第二电连线，第一方向或第二方向上每一条非易失性存储器的栅极电连接第三电连线；
所述第一电连线ALi用于加载输入信号，所述第二电连线用于输出输出信号，各第一电连线ALi加载的输入信号依次为采样时间ti的采样信号对应的电信号f(ti)，i从1至M；
阵列中的各所述非易失性存储器的存储数据D(i，j)的值根据卷积核函数g(mi,nj)获得，其中，卷积核函数g(mi,nj)为三角函数、三角函数的时间窗函数或指数函数，mi为所述卷积核函数的变量依序变化的取值，nj为所述卷积核函数的变量的系数且依序变化，i从1至M，j从1至N，M和N均为大于1的正整数。
可选地，所述非易失性存储器包括忆阻器、相变存储器、铁电存储器、自旋磁矩耦合存储器、浮栅场效应管或SONOS场效应管。
可选地，所述存储单元还包括MOS器件，所述非易失性存储器的第一源漏极与所述MOS器件的第二源漏极电连接，所述MOS器件的第一源漏极电连接第一电连线，在第一方向或第二方向上每一条场效应晶体管的栅极电连接第四电连线。
可选地，所述存储单元还包括与所述非易失性存储器共用沟道的MOS器件，第一方向或第二方向上每一条MOS器件的栅极电连接第四电连线。
可选地，各所述第二电连线的输出端还设置有输出信号处理单元，用于将所述第二电连线的输出信号转换后再输出。
可选地，所述输出信号处理单元包括积分器，所述第二电连线连接至积分器的输入端，所述积分器的输出端为所述第二电连线的输出端。
可选地，所述输出信号处理单元包括电阻或电容，所述第二电连线经所述电阻或所述电容后接地，所述第二电连线连接所述电阻或所述电容的一端为所述第二电连线的输出端。
可选地，j为偶数时与j为奇数时采用不同类型的卷积核函数。
可选地，还包括运算单元，所述运算单元用于不同第二电连线上输出信号之间的运算。
可选地，阵列中的各所述非易失性存储器的存储数据D(i，j)的值通过卷积核函数g(mi,nj)获得。
可选地，阵列中的各所述非易失性存储器的存储数据D(i，j)的值通过卷积核函数g(mi,nj)与滤波函数的乘积获得，所述滤波函数包括低通滤波函数、高通滤波函数、带通滤波函数或高频预加重函数。
一种存储模组，包括上述任一的用于卷积运算的存储模块，多个所述存储模块依次连接，且前一存储模块的输出信号依次连接至下一存储模块的输入信号。
本发明实施例提供的用于卷积运算的存储模块、模组，由包括非易失性存储器的存储单元构成存储阵列，在存储阵列中，一方向上的存储器的一源漏极电连接第一电连线，另一方向上的存储器另一源漏极电连接第二电连线，第一电连线和所述第二电连线中的一个用于加载输入信号，加载的输入信号依次为采样时间ti的采样信号对应的电信号，阵列中的各所述非易失性存储器的存储数据的值根据卷积核函数获得，由于非易失性存储器的存储特性，其存储数据即为存储器两源漏极之间的电导值，用于表征卷积核函数的数值，那么，另一电连线上输出的输出信号即为进行卷积运算后的数值。这样，通过该存储阵列可以完成卷积运算，实现信号的分析，功耗小、处理速度快、成本低，且易于与其他的处理器兼容。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例一的用于卷积运算的存储模块的结构示意图；
图2示出了根据本发明实施例二的用于卷积运算的存储模块的结构示意图；
图3为图2中存储单元的局部放大示意图；
图4示出了根据本发明实施例三的存储模块中存储单元的结构示意图；
图5示出了根据本发明实施例的存储模块中卷积核函数的波形示意图；
图6-9示出了根据本发明实施例的存储模块中不同类型滤波函数的波形示意图；
图10示出了根据本发明实施例的存储模块中输出信号处理单元的结构示意图；
图11示出了根据本发明实施例的存储模组的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
在对声音、图像、电磁波等的信号处理中，信号变换的方法有多种，可以包括离散余弦变换、离散正弦变换、傅里叶变换、小波变换、梅尔谱变换、梅尔倒谱等，而卷积运算正是各种信号变换中的基本运算步骤。本申请正是提出了一种存储模块，用于实现信号变换中的卷积运算。
参考图1-4所示，本发明实施例提出了一种用于卷积运算的存储模块，包括：
由多个存储单元100构成的存储阵列，所述存储阵列的规模为M*N，每个存储单元100包括非易失性存储器101。
在所述存储阵列中，第一方向X上每一条非易失性存储器的第一源漏极DS1电连接第一电连线AL，第二方向Y上每一条非易失性存储器的第二源漏极DS2电连接第二电连线BL，第一方向X或第二方向Y上每一条非易失性存储器的栅极G电连接第三电连线CL。
所述第一电连线AL用于加载输入信号，所述第二电连线BL用于输出输出信号，各第一电连线ALi加载的输入信号依次为采样时间ti的采样信号对应的电信号f(ti)，i从1至M。
阵列中的各所述非易失性存储器101的存储数据D(i，j)的值根据卷积核函数g(mi,nj)获得，其中，卷积核函数g为三角函数、三角函数的时间窗函数或指数函数，mi为所述函数的变量依序变化的取值，nj为所述函数的变量的系数且依序变化，i从1至M，j从1至N，M和N均为大于1的正整数。
在本发明实施例中，第一方向X和第二方向Y为阵列排布的两个方向，阵列通常以行、列排布，阵列的规模为M*N，也就是说，阵列中M行、N列存储单元。在具体的实现中，可以根据需要采用合适的阵列排布方式，参考图1所示，例如可以是整齐对位的行、列排布，也可以为错位的行、列排布，即后一行的存储单元位于前一行两个存储单元之间。在具体的实施例中，第一方向X为行方向，则第二方向Y为列方向，相应地，第一方向X为列方向，则第二方向Y为行方向，行方向上每一条即指每一行，列方向上每一条即指每一列。
需要说明的是，在本发明实施例的图示中，在存储阵列中，仅将第一行和第一列的存储单元进行了图示，其他部分的存储单元省略了图示，而其他部分实际也是设置有存储单元的。
在本发明实施例中，第一源漏极DS1和第二源漏极DS2为存储器或MOS器件的源端或漏端，当第一源漏极DS1为源端时，则第二源漏极DS2为漏端，相应地，当第一源漏极DS1为漏端时，第二源漏极DS2为源端。每个存储单元中至少包含非易失性存储器101，非易失性存储器101具有掉电仍保留数据的特点，运用此特性设计存储阵列用于神经网络的矩阵计算，非易失性存储器101例如可以为忆阻器、相变存储器、铁电存储器、自旋磁矩耦合存储器、浮栅场效应管或SONOS(硅-氧化硅-氮化硅-氧化硅-硅，Si-Oxide-SiN-Oxide-Si)场效应器件等。进一步地，每个存储单元中还可以包括MOS器件(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)。
在每个存储单元中，MOS器件用于辅助控制非易失性存储器的状态，MOS器件的栅极G2与存储器的栅极G1分别控制。在一些实施例中，参考图2和图3所示，存储阵列中的每个存储单元200包括非易失性存储器101和MOS器件102，MOS器件102与非易失性存储器101串联，也就是说，MOS器件102的第一源漏端DS1与非易失性存储器101的第二源漏端DS2电连接，在具体实现中，该电连接可以是直接连接或间接连接，例如可以为MOS器件与非易失性存储器共源漏实现串联，也可以为通过互连线或掺杂区实现串联，在这些实施例中，存储器101的第一源漏极DS1电连接一电连线BL，另一源漏极DS2通过MOS器件102连接到另一电连线AL上。非易失性存储器101的栅极G1沿第一方向X或第二方向Y连接至第三电连线CL，MOS器件102的栅极G2沿第一方向X或第二方向Y连接至第四电连线DL，优选地，第三电连线CL和第四电连线DL的方向相互正交。
在另一些实施例中，参考图4所示，存储阵列中的每个存储单元300包括非易失性存储器101和MOS器件103，MOS器件103与非易失性存储器101共沟道，MOS器件103的源漏端DS1也即非易失性存储器101的源漏端DS2，非易失性存储器101的栅极G1沿第一方向X或第二方向Y连接至第三电连线CL，MOS器件103的栅极G2沿第一方向X或第二方向Y连接至第四电连线DL，优选地，第三电连线CL和第四电连线DL的方向相互正交该存储模块的排布可以参见附图2，仅存储单元内的器件连接有所不同。
在本发明实施例的存储阵列中，一方向上的每一条非易失存储器的一源漏端DS1电连接一条电连线BL，另一方向上的每一条非易失性存储器的另一源漏端DS2电连接另一条电连线AL，非易失性存储器的栅极G可以根据需要选择行或列方向连接电连线，由于非易失性存储器的存储特性，存储器中存储的数值，在存储器体现为存储器源漏两端的电导值。
在本发明实施例中，第一电连线ALi用于加载输入信号，各第一电连线ALi加载的输入信号依次为采样时间ti的采样信号对应的电信号f(ti)，i从1至M。采样信号例如为通过传感器采集到的声音、图像或电磁波信号等，采样信号通常是按照一定的采样频率获得的时域上的信号，这些信号在采集之后被转换为电信号f(ti)，也就是时域上变化的采样信号的电信号，电信号可以为电压或电流信号，该电信号用于进一步的信号处理。
在本发明实施例中，阵列中的各所述非易失性存储器的存储数据D(i，j)的值根据卷积核函数g(mi,nj)获得的，卷积核函数g(mi,nj)可以为三角函数、三角函数的时间窗函数或指数函数，mi为所述卷积核函数的变量依序变化的取值，nj为所述卷积核函数的变量的系数且依序变化，i从1至M，j从1至N，M和N均为大于1的正整数。也就是说，在第二方向上，对于每一列中的存储单元存储数据值体现了卷积核函数在时域上的变化，而在第一方向上，对于不同存储单元的列，体现了不同频域的卷积核函数的数值。这样，对于每一列的存储单元，相当于电信号的时域值与某一频率上的卷积核各时域值进行相乘并求和，也就是进行对该电信号进行了某一频率的卷积运算，这样，在不同的第二连线的输出端，则输出了电信号在频域上的卷积运算结果。
为了更好地理解卷积核函数以及上述的卷积运算，以具体的卷积核函数为例进行说明。参考图5所示，图5中(a)为卷积核函数g(t,nj)为三角函数的波形示意图，若卷积核函数g(t,nj)＝sin(nj*w*t)，其中，w为参数，t为卷积核函数的变量，该示例中变量即为相位或时间，nj为变量的系数，例如j分别为1,2,3,4…时，nj分别对应1、1.5、2.5、4…，这样，对应的卷积核函数则分别为sin(w*t)、sin(1.5*w*t)、sin(2.5*w*t)、sin(4*w*t)…，若mi则为从变量中确定依序变化的t采样点，那么，第一列上各存储器中存储的数据D(i，1)为sin(w*mi)，第二列上各存储器中存储的数据D(i，2)为sin(1.5*w*mi)，第三列上各存储器中存储的数据D(i，3)为sin(2.5*w*mi)，依次类推。
同样地，还可以采用其他的卷积核函数g(t,nj)来确定各列中存储器中的存储数据，例如三角函数的时间窗函数，时间窗函数可以根据需要来选择，从而截取所需的时间域的函数值，例如可以为三角函数的纺锤形时间窗函数，参考图5中(b)所示，例如还可以为三角函数的矩形时间窗函数，参考图5中(c)所示，可以理解的是，此处仅为示例，还可以根据需要选择其他的时间窗函数。此外，卷积核函数g(mi,nj)还可以为指数函数，卷积核函数g(t,nj)＝exp(-inj*w*t)，其中，w为参数，t为卷积核函数的变量，该示例中变量即为相位或时间，nj为变量的系数，mi则为从变量中确定依序变化的t采样点。
需要说明的是，在本申请实施例中，mi为所述卷积核函数的变量依序变化的取值，可以根据需要来确定依序变化的方式，可以按照等间距变化方式的取值，也可以是非等间距方式的取值等。同样地，nj为所述卷积核函数的变量的系数且依序变化，可以根据需要来确定依序变化的方式，可以按照等间距变化方式的取值，也可以是非等间距方式的取值等。
在根据卷积核函数g(mi,nj)获得阵列中的各所述非易失性存储器的存储数据D(i，j)的值时，可以直接通过卷积核函数g(mi,nj)获得，也就是说，通过上述的卷积核函数来确定。
在根据卷积核函数g(mi,nj)获得阵列中的各所述非易失性存储器的存储数据D(i，j)的值时，还可以通过卷积核函数g(mi,nj)与滤波函数的乘积获得，即g(mi,nj)*c(nj)，通过该滤波函数，使得频域上的取值有所变化。在具体的应用中，该滤波函数例如可以为低通滤波函数、高通滤波函数、带通滤波函数或高频预加重函数等，通过与这些滤波函数相乘，使得某些频域上的数值被过滤掉，也就是某些列的存储器中并不存储具体含义的数值，或者说存储基本为0的数值。
参考图6所示，为低通滤波函数的波形图，可以看到，当在n大于第一数值时，所述滤波函数的数值c(n)基本等于0，这样，使得在某个频域值之后g(mi,n)*c(n)为0，对应于存储阵列，意味着在一列之后存储器中存储数据为0，这些列不参与卷积运算。
参考图7所示，为高通滤波函数的波形图，可以看到，当在n小于第二数值时，所述滤波函数的数值c(n)基本等于0，这样，使得在某个频域值之前g(mi,n)*c(n)为0，对应于存储阵列，意味着在一列之前存储器中存储数据为0，这些列不参与卷积运算。
参考图8所示，为带通滤波函数的波形图，可以看到，当在n小于第三数值以及大于第四数值时，所述滤波函数的数值c(n)基本等于0，这样，使得在某个频域值之前以及另一频域值之后g(mi,n)*c(n)为0，对应于存储阵列，意味着在一列之前以及另一列之后存储器中存储数据为0，这些列不参与卷积运算。
参考图9所示，为高频预加重函数的波形图，可以看到，随着n的增加，滤波函数的值逐渐增加，可以是线性或非线性的增加方式，这样，对应于存储阵列，随着列数ni的增加，存储器中存储的数据将被逐渐加大权重。
参考图10所示，还可以在输出端设置输出信号处理单元，来将第二电连线上BL的输出信号转换后再输出。如图10中(A)所示，在一些实施例中，输出信号处理单元包括积分器G，将存储阵列中的每一个第二电连线连接至积分器G的输入端，积分器G的输出端作为所述第二电连线的输出端Yj，也就是存储阵列的输出端。
在另一些实施例中，如图10中(B)所示，所述输出信号处理单元包括电阻R，所述第二电连线经所述电阻R后接地，所述第二电连线连接所述电阻R的一端为所述第二电连线的输出端Yj，也就是存储阵列的输出端。
在又一些实施例中，如图10中(C)所示，所述输出信号处理单元包括电容C，所述第二电连线经所述电容C后接地，所述第二电连线连接所述电容C的一端为所述第二电连线的输出端Yj，也就是存储阵列的输出端。
以上实施例中，可以根据具体的需要，设置积分器G、电阻R以及电容C这些器件的参数值，本申请对此不作特别限定。
此外，在具体的应用，可以根据具体的需要来选择用于获得阵列中的各所述非易失性存储器的存储数据D(i，j)的值的卷积核函数g(mi,nj)的类型，对于不同的列上可以选择相同或不同的卷积核函数g(mi,nj)，也就是不同j时，存储器的存储数据D(i，j)的值可以通过不同类型或者规律变化的类型的卷积核函数获得。在一个应用中，j为偶数时与j为奇数时可以采用不同类型的卷积核函数，具体的示例中，当j为1、3、5、7…时，卷积核函数g(mi,nj)可以为sin(nj*w*mi)，而当j为2、4、6、8…时，卷积核函数g(mi,nj)可以为cos(nj*w*mi)。
此外，还可以进一步包括运算单元，所述运算单元用于不同第二电连线上输出信号之间的运算，运算可以为相加、相减、平均、乘法、平方和等。
以上对本发明实施例的用于卷积运算的存储模块进行了详细的描述，由包括非易失性存储器的存储单元构成存储阵列实现卷积运算，在存储阵列中，一方向上的存储器的一源漏极电连接第一电连线，另一方向上的存储器另一源漏极电连接第二电连线，第一电连线和所述第二电连线中的一个用于加载输入信号，加载的输入信号依次为采样时间ti的采样信号对应的电信号，阵列中的各所述非易失性存储器的存储数据的值根据卷积核函数获得，由于非易失性存储器的存储特性，其存储数据即为存储器两源漏极之间的电导值，用于表征卷积核函数的数值，那么，另一电连线上输出的输出信号即为进行卷积运算后的数值。这样，通过该存储阵列可以完成卷积运算，实现信号的分析，功耗小、处理速度快、成本低，且易于与其他的处理器兼容。
此外，本发明还提供了基于上述存储模块组成的存储模组，参考图11所示，存储模组包括多个上述的用于卷积运算的存储模块600-1、600-2，多个所述存储模块600-1、600-2依次连接，且前一存储模块600-1的输出信号依次连接至下一存储模块600-2的输入信号。
在具体的应用中，不同的存储模块中卷积函数以及卷积函数的变量以及系数可以采用不同的取值。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种用于卷积运算的存储模块，其特征在于，包括：
由多个存储单元构成的存储阵列，所述存储阵列的规模为M*N，每个存储单元包括非易失性存储器；
在所述存储阵列中，第一方向上每一条非易失性存储器的第一源漏极电连接第一电连线，第二方向上每一条非易失性存储器的第二源漏极电连接第二电连线，第一方向或第二方向上每一条非易失性存储器的栅极电连接第三电连线；
所述第一电连线ALi用于加载输入信号，所述第二电连线用于输出输出信号，各第一电连线ALi加载的输入信号依次为采样时间ti的采样信号对应的电信号f(ti)，i从1至M；
阵列中的各所述非易失性存储器的存储数据D(i，j)的值根据卷积核函数g(mi,nj)获得，其中，卷积核函数g(mi,nj)为三角函数、三角函数的时间窗函数或指数函数，mi为所述卷积核函数的变量依序变化的取值，nj为所述卷积核函数的变量的系数且依序变化，i从1至M，j从1至N，M和N均为大于1的正整数。
2.根据权利要求1所述的存储模块，其特征在于，所述非易失性存储器包括浮栅场效应管或SONOS场效应管。
3.根据权利要求1所述的存储模块，其特征在于，所述存储单元还包括MOS器件，所述非易失性存储器的第一源漏极与所述MOS器件的第二源漏极电连接，所述MOS器件的第一源漏极电连接第一电连线，在第一方向或第二方向上每一条场效应晶体管的栅极电连接第四电连线。
4.根据权利要求1所述的存储模块，其特征在于，所述存储单元还包括与所述非易失性存储器共用沟道的MOS器件，第一方向或第二方向上每一条MOS器件的栅极电连接第四电连线。
5.根据权利要求1所述的存储模块，其特征在于，各所述第二电连线的输出端还设置有输出信号处理单元，用于将所述第二电连线的输出信号转换后再输出。
6.根据权利要求5所述的存储模块，其特征在于，所述输出信号处理单元包括积分器，所述第二电连线连接至积分器的输入端，所述积分器的输出端为所述第二电连线的输出端。
7.根据权利要求5所述的存储模块，其特征在于，所述输出信号处理单元包括电阻或电容，所述第二电连线经所述电阻或所述电容后接地，所述第二电连线连接所述电阻或所述电容的一端为所述第二电连线的输出端。
8.根据权利要求1所述的存储模块，其特征在于，j为偶数时与j为奇数时采用不同类型的卷积核函数。
9.根据权利要求1所述的存储模块，其特征在于，还包括运算单元，所述运算单元用于不同第二电连线上输出信号之间的运算。
10.根据权利要求1-9中任一项所述的存储模块，其特征在于，阵列中的各所述非易失性存储器的存储数据D(i，j)的值通过卷积核函数g(mi,nj)与滤波函数的乘积获得，所述滤波函数包括低通滤波函数、高通滤波函数、带通滤波函数或高频预加重函数。
11.一种存储模组，其特征在于，包括多个如权利要求1-10中任一项所述的用于卷积运算的存储模块，多个所述存储模块依次连接，且前一存储模块的输出信号依次连接至下一存储模块的输入信号。
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