CN108964662A - 集成电路电容布局 - Google Patents

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Abstract

本发明公开了一种集成电路电容布局，适用于一数字至模拟转换集成电路(DAC IC)，相较于先前技术无需配置仿制电容且具有较佳的线性度，该电容布局包含第一、第二与第三电容群，该第一电容群位于一内部布局区域内，用来决定该DAC IC之一最高有效位的值，包含复数个电容单元；该第二电容群位于该内部布局区域内，用来决定该DAC IC之一非最高有效位的值，包含至少一个电容单元；该第三电容群位于该内部布局区域外，分布于该内部布局区域的周围，且包含复数个电容单元，该第三电容群的每个电容单元耦接于未短路的一第三上电路与一第三下电路之间。

Description

集成电路电容布局
技术领域
本发明是关于集成电路的布局，尤其是关于集成电路的电容布局。
背景技术
在连续逼近式模拟至数字转换集成电路(successive approximation registeranalog-to-digital conversion integrated circuit；SAR ADC IC)中，数字至模拟转换器为核心电路之一，该数字至模拟转换器的一种已知型态为电容开关式数字至模拟转换器(CDAC)，CDAC利用不同大小的复数电容群(例如256C、128C、…、4C、2C、1C、1C)，通过对开关的控制，依序输出复数个模拟信号以逐步趋近一输入信号，SAR ADC IC再将该输入信号的取样值与CDAC所输出的该些模拟信号进行比较，以得到该输入信号的每个数字位。上述CDAC的复数电容群须匹配，方能准确地产生该些模拟信号以逐渐逼近该输入信号，从而确保该输入信号的每个数字位正确。
承上所述，于制造集成电路时(尤其是通过先进制程时)，CDAC中电容群的匹配性是相关于该复数电容群及其周围组件的布局均匀性(或说电路密度)，一般而言，布局均匀性愈佳，匹配性愈好，因此，如图1所示的传统的电容布局100，CDAC之电容群的外围通常会布置仿制(dummy)电容，以确保该复数个电容群的布局(后称该电容布局)的边缘与内部的电路密度相近，从而确保所制造出来的电容群的匹配性，图1中，不同群的电容(电容群4C、电容群2C、电容群1C)以不同数字(4、2、1)来标示，仿制电容则以“D”来标示。图1中，该复数个电容群中每一电容单元的极板110、120之间并未短路，以产生一电容值，但仿制电容中每一电容单元的极板130、140则被设计为短路，以避免产生电容值，然而，如图2所示，该复数个电容群之任二电容单元之间仍会形成寄生电容(如图2中点状虚线所示)，但位于该电容布局的边缘的电容单元与仿制电容之间并不会形成寄生电容，因此，位于该电容布局边缘的每一电容单元的有效电容值，与位于该电容布局内部的每一电容单元的有效电容值实质上并不同，此差异会对后续转换作业的正确性造成影响。举例而言，原本图1的复数电容群的电容值比例应该是4:2:1，但在前述寄生电容的影响下，该电容值比例实际上是18.66695:9.338976:4.670652，此电容值比例的偏差会导致CDAC的线性度下降，而不利于高分辨率的应用。
部分先前技术可见于下列文献：
Chun-Cheng Liu,et al.,“A 1V 11fJ/Conversion-Step 10bit 10MS/sAsynchronous SAR ADC in 0.18μm CMOS”,2010Symposium on VLSI Circuits/TechnicalDigest of Technical Papers。
发明内容
本发明之一目的在于提供一种集成电路的电容布局，以改善先前技术。
本发明公开了一种集成电路电容布局。该集成电路电容布局的一实施例用于一数字至模拟转换集成电路(digital-to-analog conversion integrated circuit；DAC IC)，且包含复数电容群，该复数电容群包含一第一电容群、一第二电容群与一第三电容群。该第一电容群用来决定该DAC IC之一最高有效位(most significant bit；MSB)的值，包含M个第一电容单元，该M个第一电容单元耦接于一第一上电路与一第一下电路之间，且位于一内部布局区域内，其中该M为大于1的整数。该第二电容群用来决定该DAC IC之一非最高有效位的值，包含N个第二电容单元，该第二电容单元耦接于一第二上电路与一第二下电路之间，且位于该内部布局区域内，其中该N为正整数，该M大于该N。该第三电容群包含X个第三电容单元，该X个第三电容单元耦接于一第三上电路与一第三下电路之间，该第三上电路与该第三下电路之间未短路，该X个第三电容单元位于该内部布局区域外，且分布于该内部布局区域的复数侧，其中该X为大于1的整数。
前述集成电路电容布局之另一实施例包含复数电容群，该复数电容群包含：一第一电容群用来决定一DAC IC之一最高有效位的值，该第一电容群耦接于一第一上电路与一第一下电路之间，且位于一内部布局区域内；一第二电容群用来决定该DAC IC之一非最高有效位的值，该第二电容群之每该电容单元耦接于一第二上电路与一第二下电路之间，且位于该内部布局区域内；以及一第三电容群，该第三电容群之每该电容单元耦接于一第三上电路与一第三下电路之间，该第三上电路与该第三下电路之间未短路，该第三电容群位于该内部布局区域外，且分布于该内部布局区域的复数侧。
有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
图1示出了现有技术的集成电路电容布局的一范例；
图2示出了图1的电容布局的寄生电容的情形；
图3示出了本发明的集成电路电容布局的一实施例；
图4示出了图3中主要用来决定DAC IC的位的电容群的寄生电容的情形；
图5a示出了采用图3的电容布局的DAC IC的一实施例的局部电路图；
图5b示出了图5a的电路进行一次开关操作以逼近该差动信号的示意图；
图6a示出了采用图3的电容布局的DAC IC的另一实施例的局部电路图；以及
图6b示出了图6a的电路进行一次开关操作以逼近该差动信号的示意图。
具体实施方式
本发明公开了一种集成电路电容布局，适用于一数字至模拟转换集成电路(digital-to-analog conversion integrated circuit；DAC IC)，尤其适用于一电容开关式数字至模拟转换器。采用本发明的集成电路电容布局的DAC IC，相较于先前技术具有较佳的线性度(或说具有较小的差分非线性(differential nonlinearity；DNL)与较小的积分非线性(integral nonlinearity；INL))。
本发明之集成电路电容布局之内外均无需配置仿制(dummy)电容，然此并非实施限制。本发明的电容布局将较能容忍电容值漂移的电容群配置于该电容布局的边缘，而将要求高精度电容值的电容群配置于该电容布局的内部(非布局边缘处)，每一电容群包含至少一电容单元，该电容单元可以是金属-绝缘材-金属(metal-insulation-metal；MIM)形式、多晶硅-绝缘材-多晶硅(poly-insulator-poly；PIP)、或其它电容结构形式。位于布局边缘处的每一电容单元耦接于二电路(或说二电极)之间以提供一电容值，且该二电路并未短路，因此该每一电容单元并不是一仿制电容；换言之，位于布局边缘处的电容群具有电容功能，可用来参与一DAC IC之位的产生，但此电容群不是该DAC IC之位的主要决定者，以避免此电容群的电容值漂移对该DAC IC的位的产生造成过大影响。该电容布局中的电容单元于设计上均相同，或者部分电容单元与其它电容单元于设计上不相同，本领域人士可依本发明的公开按其需求自行决定如何设计。
图3示出了本发明的集成电路电容布局的一实施例。如图3所示，集成电路电容布局300包含复数电容群；该复数电容群的每一群包含至少一电容单元。图3中，该复数电容群的群数与每电容群的电容单元数仅为范例，是供本领域人士了解本发明，非用限制本发明的实施范围。图3中，该复数电容群中主要用来决定DAC IC的位的电容群(即电容群4C、电容群2C、电容群1C)，是以不同数字(4、2、1)来标示，且该些电容群是位于一内部布局区域302内；该复数电容群中位于电容布局300的边缘的电容群(即电容群E)是以“E”来标示，且该电容群是位于内部布局区域302之外。
请参阅图3。该复数电容群包含电容群4C、电容群2C、电容群1C以及电容群E。电容群4C用来决定一DAC IC之一第一位(例如最高有效位(most significant bit；MSB))的值，包含复数个电容单元(例如M个电容单元，M为大于1的整数)，电容群4C的每该电容单元耦接于一上电路310与一下电路320之间，上电路310用来接收一交流输入信号，下电路320包含一高电位(例如参考电位)提供电路与一低电位(例如接地电位)提供电路，电容群4C、电容群2C与电容群1C的每该电容单元可各自通过一开关耦接该高电位提供电路与该低电位提供电路的其中之一。电容群2C用来决定该DAC IC之一第二位(例如次高有效位)的值，包含复数个电容单元(例如P个电容单元，P为大于1的整数且小于M)，电容群2C的每该电容单元耦接于上电路310与下电路320之间，然而，视实施需求，电容群2C可耦接于另一上电路与另一下电路之间，本实施例中，电容群2C的电容单元的数目少于电容群4C之电容单元的数目。电容群1C用来决定该DAC IC之一第三位(例如最低有效位(least significant bit；LSB))的值，包含至少一个该电容单元(例如N个电容单元，N为正整数且小于P)，电容群1C的电容单元耦接于上电路310与下电路320之间，然而，视设计需求，电容群1C可耦接于另一上电路与另一下电路之间，本实施例中，电容群1C的电容单元的数目少于电容群2C的电容单元的数目。电容群E包含复数个电容单元(例如X个电容单元，X为大于1的整数)，电容群E所包含的每一电容单元耦接于上电路310与一电位端(例如接地端)330之间，上电路310与电位端330之间未短路，因此电容群E仍具有电容功能，电容群E的电容单元分布于该内部布局区域302的周围，然而，视实施需求，电容群E的电容单元可分布于该内部布局区域302的复数侧(例如至少N侧，N＝2,3,4…)，以完全地围绕或部分地围绕该内部布局区域302；另外，视实施需求，电容群E可耦接于另一上电路与另一电位端之间；再者，电容群E是位于电容布局300的最外围，且无需被仿制电容单元包围，但并不以此为限，在不同实施例中，仿制电容单元仍可选择性地被配置。
图4示出了图3中主要用来决定DAC IC的位的电容群(即电容群4C、电容群2C与电容群1C)的寄生电容的情形。由图4可知，电容群4C、电容群2C与电容群1C中，每一电容单元的寄生电容(如图4中点状虚线所示)与其它电容单元的任一个的寄生电容相仿，因此该些电容群的实际电容值的比例会与设计(designated)电容值的比例相当，从而避免先前技术(如图2所示)的问题。
图5a示出了采用图3之电容布局300的DAC IC的一实施例的局部电路图。如图5a所示，DAC IC 500包含：一第一组电容群510，采用图3的电容布局300，第一组电容群510经由一开关502接收一差动信号的正端信号Vip，包含电容群4C(电容值4C)、电容群2C(电容值2C)、电容群1C(电容值1C)与电容群E1(电容值E1C)；一第二组电容群520，采用图3的电容布局300，经由一开关504接收该差动信号的负端信号Vin，包含电容群4C(电容值4C)、电容群2C(电容值2C)、电容群1C(电容值1C)与电容群E2(电容值E2C)；以及一比较器530。第一组电容群510耦接比较器530的正输入端，其中电容群4C、电容群2C与电容群1C分别通过开关512、开关514与开关516耦接一参考电位(Vref)提供电路540与一接地电位(GND)提供电路550的其中之一，而电容群E1直接耦接接地电位提供电路550。第二组电容群520耦接比较器530的负输入端，其中电容群4C、电容群2C与电容群1C分别通过开关522、开关524与开关526耦接参考电位(Vref)提供电路540与接地电位(GND)提供电路550的其中之一，而电容群E2直接耦接接地电位提供电路550。前述开关502、504于取样时导通，于取样完成后断开，以便比较器530开始进行比较；前述开关512、514、516、522、524、526依据比较器530的输出信号与该差动信号的取样结果之间的比较，以耦接参考电位提供电路540或接地电位提供电路550；上述开关的控制与操作属本领域的通常知识，其细节在此不予赘述。
图5b示出了图5a的电路进行一次开关操作以逼近该差动信号的示意图，如图5b所示，基于前述差动信号的大小(例如略大于二进制数字值100所对应的模拟信号的大小)以及一建立与向下(set-and-down)切换算法，倘开关502、504断开以停止取样，开关512依据前一次比较结果，从耦接参考电压提供电路540改为耦接接地电位提供电路550，其余开关仍保持耦接参考电压提供电路540，在电荷守恒的情形下，比较器530的正输入端的电压变化△V1为：
此时比较器530的负输入端的电压△V2没有变化，亦即△V2＝0。由于电容群E1是位于电容布局的边缘的电容群，容易受布局均匀性不佳的影响，若理想上电容群E1的电容值为4C，实际上电容群E1的电容值为3C，则该电压变化△V1的误差为：
倘电容群4C是用来决定该DAC IC的MSB，则该误差△V1error为单次切换下的最大误差。由于本领域具有通常知识者能够依据上述说明来推导出其它实例(例如差动信号的其它大小、其它电容群数目与电容值、下电路320的其它参考电位等等)下的△V1与△V1error等等，类似的说明在此予以省略。值得注意的是，建立与向下切换算法单独而言属于现有技术，其见于本说明书的先前技术章节所述的文献。
承上所述，为降低该误差△V1error的比重，本发明可选择性地采用一全差动(fullydifferential)切换算法。图6a示出了采用图3的电容布局300的DAC IC的另一实施例的局部电路图，相较于图5a，图6a的DAC IC 600中，第一组电容群510的电容群4C均分为二个部分其中一部分通过开关512耦接至参考电位提供电路540与接地电位提供电路550的其中之一；第二组电容群520的电容群4C也均分为二个部分其中一部分通过开关522耦接至参考电位提供电路540与接地电位提供电路550的其中之一。图6b示出了图6a的电路进行一次开关操作以逼近该差动信号的示意图，如图6b所示，基于前述差动信号的大小(例如略大于二进制数字值100所对应的模拟信号的大小)以及全差动切换算法，倘开关502、504断开以停止取样，开关512、522依据前一次比较结果，从耦接参考电压提供电路540改为耦接接地电位提供电路550，其余开关仍保持耦接参考电压提供电路540，在电荷守恒的情形下，比较器530的正输入端的电压变化△V1以及负输入端的电压变化△V2为：
对图6b的比较器530而言，正输入端与负输入端之间的电压差的变化△V为△V1-△V2，大约相当于图5a的△V1。由于电容群E1、E2是位于电容布局的边缘的电容群，容易受布局均匀性不佳的影响，若理想上电容群E1、E2之电容值均为4C，实际上电容群E1的电容值为3C以及电容群E2的电容值为5C，则△V的误差为：
倘电容群4C是用来决定该DAC IC的MSB，则该误差△Verror为单次切换下的最大误差。由上述可知，通过采用全差动切换算法，本发明可降低位于电容布局的边缘的电容群之电容值偏差所带来的影响，相较于图5b采用建立与向下切换算法所带来的误差10％，图6b采用全差动切换算法所带来的误差为0.83％。由于本领域普通技术人员能够依据上述说明来推导出其它实例(例如差动信号的其它大小、其它电容群数目与电容值、下电路320的其它参考电位等等)下的△V1、△V2、△V、△Verror等等，类似的说明在此予以省略。另外，全差动切换算法单独而言属于现有技术，其见于本说明书的先前技术章节所述的文献。
值得注意的是，图5b与图6b的实施例中，其余电容群(即电容群2C、电容群1C)的每一群可采用全差动切换算法，或者仍采用建立与向下切换算法，由于该些电容群的每一群的电容值相较于电容群4C(或说相较于用来决定MSB的电容群)的电容值来得小，因此该些电容群采用建立与向下切换算法所带来的负面影响较不显著。于本发明的一实施例中，用来决定最高K个位(例如三个位)的K个电容群可采用全差动切换算法，用来决定其余位的电容群可采用建立与向下切换算法，本领域具有通常知识者可依据前揭说明及图式，了解如何实现此实施例以及更多实施例。
前述各实施例中，位于电容布局边缘之电容群的电容单元的数目不少于位于电容布局内部的任一电容群的电容单元的数目，进一步而言，位于电容布局边缘的电容群的电容单元(仍具备电容功能)的数目不少于用来决定MSB的电容群的电容单元的数目，此点显然与先前技术不同；另外，位于电容布局内部的任二电容群的电容单元数目的比例(或电容值的比例)可以是二的幂次方，然此并非实施限制。请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述复数个实施例中部分或全部技术特征的组合，由此增加本发明实施时的弹性。
综上所述，本发明集成电路电容布局适用于DAC IC。采用本发明的集成电路电容布局的DAC IC，相较于先前技术具有较佳的线性度(或说具有较小的DNL与较小的INL)。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明之明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明之专利保护范围须视本说明书的权利要求所界定者为准。
符号说明
100 传统的电容布局
110、120、130、140 极板
4、2、1 电容群的标示
D 仿制电容
300 电容布局
302 内部布局区域
310 上电路
320 下电路
330 电位端
4、2、1 位于电容布局内部的电容群的标示
E 位于电容布局边缘的电容群的标示
500、600 DAC IC(数字至模拟转换集成电路)
510 第一组电容群
520 第二组电容群
502、504、512、514、516、522、524、526 开关
530 比较器
540 参考电位提供电路
550 接地电位提供电路
4C、2C、1C 位于电容布局内部的电容群
E1、E2 位于电容布局边缘的电容群
Vip 差动信号的正端信号
Vin 差动信号的负端信号
Vref 参考电位
GND 接地电位
△V1、△V2、△V 电压变化
电容群4C之一半。

Claims (10)

1.一种集成电路电容布局，用于一数字至模拟转换集成电路，该集成电路电容布局包含：
复数电容群，该复数电容群包含：
一第一电容群，用来决定该数字至模拟转换集成电路之一最高有效位之值，该第一电容群包含M个第一电容单元，该M个第一电容单元耦接于一第一上电路与一第一下电路之间且位于一内部布局区域内，其中，该M为大于1的整数；
一第二电容群，用来决定该数字至模拟转换集成电路之一非最高有效位的值，该第二电容群包含N个第二电容单元，该第二电容单元耦接于一第二上电路与一第二下电路之间且位于该内部布局区域内，其中，该N为正整数，该M大于该N；以及
一第三电容群，包含X个第三电容单元，该X个第三电容单元耦接于一第三上电路与一第三下电路之间，该第三上电路与该第三下电路之间未短路，该X个第三电容单元位于该内部布局区域外且分布于该内部布局区域的复数侧，其中，该X为大于1的整数。
2.如权利要求1所述的集成电路电容布局，其中，该第一上电路、该第二上电路与该第三上电路用来接收一交流输入信号；该第一下电路用来提供一第一参考电位，该第二下电路用来提供一第二参考电位，该第三下电路用来提供一第三参考电位；该第一电容群依据一第一切换算法通过至少一第一开关耦接至该第一下电路；该第二电容群依据该第一切换算法或依据一第二切换算法通过至少一第二开关耦接至该第二下电路。
3.如权利要求2所述的集成电路电容布局，其中，该第一切换算法是一全差动切换算法，该第二切换算法是一建立与向下算法。
4.如权利要求1所述的集成电路电容布局，其中，该第一上电路、该第二上电路与该第三上电路用来接收一交流输入信号，该第一电容群通过至少一第一开关耦接至该第一下电路，该第二电容群通过至少一第二开关耦接至该第二下电路，该第三电容群未通过任何开关直接耦接至该第三下电路。
5.如权利要求1所述的集成电路电容布局，其中，该X大于或等于该M。
6.如权利要求1所述的集成电路电容布局，其中，该X个第三电容单元分布于该内部布局区域的至少四侧。
7.一种集成电路电容布局，用于一数字至模拟转换集成电路，该集成电路电容布局包含：
复数电容群，该复数电容群包含：
一第一电容群，用来决定该数字至模拟转换集成电路之一最高有效位的值，该第一电容群耦接于一第一上电路与一第一下电路之间，且位于一内部布局区域内；
一第二电容群，用来决定该数字至模拟转换集成电路之一非最高有效位的值，该第二电容群之每个电容单元耦接于一第二上电路与一第二下电路之间，且位于该内部布局区域内；以及
一第三电容群，该第三电容群之每个电容单元耦接于一第三上电路与一第三下电路之间，该第三上电路与该第三下电路之间未短路，该第三电容群位于该内部布局区域外，且分布于该内部布局区域的复数侧。
8.如权利要求7所述的集成电路电容布局，其中，该第一上电路、该第二上电路与该第三上电路用来接收一交流输入信号；该第一下电路用来提供一第一参考电位，该第二下电路用来提供一第二参考电位，该第三下电路用来提供一第三参考电位；该第一电容群依据一第一切换算法通过至少一第一开关耦接至该第一下电路；该第二电容群依据一第二切换算法，通过至少一第二开关耦接至该第二下电路。
9.如权利要求8所述的集成电路电容布局，其中，该第一切换算法是一全差动切换算法，该第二切换算法是一建立与向下算法。
10.如权利要求7所述的集成电路电容布局，其中，该第一上电路、该第二上电路与该第三上电路用来接收一交流输入信号，该第一电容群通过至少一第一开关耦接至该第一下电路，该第二电容群通过至少一第二开关耦接至该第二下电路，该第三电容群未通过任何开关直接耦接至该第三下电路。
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