CN108964661A - 能够加速重置的逐次逼近寄存器式模拟至数字转换器 - Google Patents

Abstract

一种能够加速重置的逐次逼近寄存器式模拟至数字转换器，包含：一取样电路依据至少一输入信号产生至少一输出信号；一比较器依据该至少一输出信号与一重置信号产生至少一比较器输出信号；一控制电路依据该至少一比较器输出信号或其均等来控制该取样电路之操作，并产生该重置信号；一第一重置线路输出该重置信号给该比较器，该比较器之一第一电路于该重置信号之值为一第一值时进行重置；以及一第二重置线路输出该重置信号给该比较器，该比较器之一第二电路于该重置信号之值为该第一值时进行重置，该第一与第二电路是同步地进行重置。

Description

能够加速重置的逐次逼近寄存器式模拟至数字转换器

技术领域

发明是关于模拟至数字转换器，尤其是关于能够加速重置的模拟至数字转换器。

背景技术

一模拟至数字转换器(ADC)，例如一逐次逼近寄存器式模拟至数字转换器，在完成一次比较操作以决定一个位的值后，该ADC的比较器需要重置，才能进行下一次的比较操作，目前技术是该ADC发送一重置信号至该比较器的一前级电路，以依序重置该前级电路以及位于该前级电路之后的一或多个后级电路，然而，随着技术的发展，电路运作的速度需要进一步地被提升，在此考虑下，上述依序重置的方式便显得过于耗时，需要被改善。

发明内容

本发明之一目的在于提供一种能够加速重置的模拟至数字转换器，以改善先前技术。

本发明揭露了一种能够加速重置的逐次逼近寄存器式模拟至数字转换器，该转换器之一实施例包含一取样电路、一比较器、一控制电路、一第一重置线路以及一第二重置线路。该取样电路用来依据至少一输入信号产生至少一输出信号。该比较器包含一比较电路与一稳态电路，该比较电路用来依据该至少一输出信号产生至少一比较信号，该稳态电路用来依据该至少一比较信号以及一重置信号产生至少一比较器输出信号。该控制电路用来控制该取样电路之操作以及该比较器之操作，并包含一判断电路，该判断电路用来依据该至少一比较器输出信号产生一判断信号，其中该重置信号是该判断信号或其衍生信号。该第一重置线路用来输出该重置信号给该比较电路，从而该比较电路于该重置信号之值为一第一值时进行重置，并于该重置信号之值为一第二值时用于比较操作。该第二重置线路用来连接该控制电路与该稳态电路，从而该稳态电路于该重置信号之值为该第一值时进行重置，并于该重置信号之值为该第二值时用于比较操作。

前述逐次逼近寄存器式模拟至数字转换器之另一实施例包含一取样电路、一比较器、一控制电路、一第一重置线路以及一第二重置线路。该取样电路用来依据至少一输入信号产生至少一输出信号。该比较器用来依据该至少一输出信号与一重置信号产生至少一比较器输出信号。该控制电路用来依据该至少一比较器输出信号或其均等来控制该取样电路之操作，并用来产生该重置信号。该第一重置线路用来输出该重置信号给该比较器，从而该比较器之一第一电路于该重置信号之值为一第一值时进行重置，并于该重置信号之值为一第二值时用于比较操作。该第二重置线路用来输出该重置信号给该比较器，从而该比较器之一第二电路于该重置信号之值为该第一值时进行重置，并于该重置信号之值为该第二值时用于比较操作。上述第一电路与第二电路是同步地进行重置。

有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

图1显示本发明之SAR ADC的一实施例；

图2显示图1之比较器的一实施例；

图3显示图2之比较电路的一实施例；

图4显示图2之稳态电路的一实施例；

图5显示图1之控制电路的一实施例；

图6显示图1之控制电路的另一实施例；以及

图7显示本发明之SAR ADC的另一实施例。

符号说明

100 SAR ADC(逐次逼近寄存器式模拟至数字转换器)

110 取样电路

120 比较器

130 控制电路

140 第一重置线路

150 第二重置线路

210 比较电路

220 稳态电路

Vip 取样信号

Vin 取样信号

Comp1 第一比较信号

Comp2 第二比较信号

310 预放大电路

320 闩锁电路

Vip_amp 第一预放大信号

Vin_amp 第二预放大信号

410 L1(第一逻辑闸电路)

420 L2(第二逻辑闸电路)

510 判断电路

610 L3(逻辑闸电路)

710 比较结果输出电路

720 数字电路

EN 操作致能信号

具体实施方式

本发明揭露了一种模拟至数字转换器(analog-to-digital converter；ADC)，能够加速一重置操作，于一电路仿真中，本发明相较于先前技术可加速ADC整体电路的操作达20％。在实施为可能的前提下，本发明之ADC可体现于一逐次逼近寄存器式ADC(successiveapproximation register ADC；SAR ADC)。同样地在实施为可能的前提下，本发明之ADC可以是用于差动信号之处理的ADC，也可用于单端信号之处理的ADC。于以下实施例中以SARADC作说明，并用于差动信号之处理。

图1显示本发明之SAR ADC的一实施例。如图1所示，SAR ADC 100包含一取样电路110、一比较器120、一控制电路130、一第一重置线路140以及一第二重置线路150。取样电路110用来依据至少一输入信号产生至少一输出信号，取样电路110之一实施例包含至少一电容数组以及控制该至少一电容数组之取样及输出的复数个开关，由于取样电路110可为习知电路或自行开发的电路，本领域具有通常知识者可由公开文献(例如：Chun-Cheng Liu,Soon-Jyh Chang,Guan-Ying Huang,and Ying-Zu Lin,“A10-bit 50-MSs SAR ADC With aMonotonic Capacitor Switching Procedure”,IEEE JOURNAL OF SOLID-STATECIRCUITS,VOL.45,NO.4,APRIL 2010；后称文献一)来得知取样电路110之实施与运作，取样电路110之细节在此予以省略。比较器120依据该至少一输出信号与一重置信号产生至少一比较器输出信号，比较器120之细节将说明于后。控制电路130依据该至少一比较器输出信号或其均等来产生至少一控制信号，以控制取样电路110之操作，控制电路130还依据该至少一比较器输出信号产生该重置信号以控制比较器120之操作，控制电路130之细节将说明于后。第一重置线路140用来输出该重置信号给比较器120，从而比较器120之一第一电路(例如图2之比较电路210或图3之预放大电路310)于该重置信号之值为一第一值时进行重置，并于该重置信号之值为一第二值时用于比较操作。第二重置线路150用来输出该重置信号给比较器120，从而比较器120之一第二电路(例如图2之稳态电路220)于该重置信号之值为该第一值时进行重置，并于该重置信号之值为该第二值时用于比较操作。

图1之实施例中，比较器120之第一与第二电路是同步地进行重置，以达到加速重置的效果；然而，只要能达到加速重置的效果，该第一与第二电路也可以异步地进行重置。值得注意的是，一或多个重置线路可被加入本实施例中，以进一步加速SAR ADC 100之其它电路(例如比较器120之一第三电路(例如图3之闩锁电路320))的重置。另值得注意的是，每当比较器120完成一单一位比较操作时(亦即完成一次比较操作以决定一个位的值时)，控制电路130令该重置信号之值由一第二值变成该第一值，以重置比较器120及其后级电路中需要被重置的电路；每当比较器120与其后级电路中需要被重置的电路分别完成重置时，控制电路130令该重置信号之值由该第一值变成该第二值，以让取样电路110做下一次的输出，并让比较器120做下一次的比较。

图2显示图1之比较器120之一实施例。如图2所示，比较器120包含一比较电路210与一稳态电路(stability circuit)220。比较电路210用来依据该至少一输出信号产生至少一比较信号，举例而言，该至少一输出信号是一差动信号的二取样信号Vip、Vin，比较电路210藉由比较该二信号Vip、Vin，产生该至少一比较信号之一第一比较信号Comp1与一第二比较信号Comp2，当Vip大于Vin，Comp1与Comp2分别为第一比较值与第二比较值(例如1与0)，当Vip小于Vin，Comp1与Comp2分别为该第二比较值与该第一比较值(例如0与1)。稳态电路220用来确保比较器120之输出(例如上述信号Comp1、Comp2)被保持在稳定的状态，是依据该至少一比较信号以及该重置信号产生该至少一比较器输出信号，当执行比较操作时，该至少一比较器输出信号均等于该至少一比较信号。值得注意的是，本技术领域有许多已知的比较器，只要适用于本发明，任一已知的比较器可做为本发明之比较器120。

图3显示图2之比较电路210之一实施例。如图3所示，比较电路210包含一预放大电路310与一闩锁电路320。预放大电路310用来依据该至少一输出信号产生至少一预放大信号，举例而言，预放大电路310放大前述二信号Vip与Vin的差，以产生第一与第二预放大信号Vip_amp、Vin_amp。闩锁电路320用来依据该至少一预放大信号产生该至少一比较信号，举例而言，闩锁电路320依据上述第一与第二预放大信号Vip_amp、Vin_amp，产生前述第一与第二比较信号Comp1、Comp2。由于预放大电路310与闩锁电路320的每一个单独而言为习知技艺，冗余之说明在此予以省略。值得注意的是，图3之实施例中，比较电路210是一动态比较器(dynamic comparator)，该动态比较器依据一频率信号进行比较。该频率信号是由一异步控制电路产生，此异步控制电路之一范例如文献一之Fig.9所示，已知的动态比较器之另一范例可见于下列文献：Masaya Miyahara,Yusuke Asada,Daehwa Paik and AkiraMatsuzawa,“A Low-Noise Self-Calibrating Dynamic Comparator for High-SpeedADCs”,Department of Physical Electronics Tokyo Institute of Technology(后称文献二)。另值得注意的是，图3之实施例中，第一重置线路140输出该重置信号给预放大电路310，从而预放大电路310与闩锁电路320于该重置信号之值为该第一值时依序进行重置。

图4显示图2之稳态电路220之一实施例。如图4所示，稳态电路220包含一第一逻辑闸电路(图中标示为L1)410与一第二逻辑闸电路(图中标示为L2)420。第一逻辑闸电路410用来依据该至少一比较信号产生至少一第一逻辑闸信号，举例而言，第一逻辑闸电路410是一反相器电路，该反相器电路包含二反相器用来接收前述第一与第二比较信号Comp1、Comp2，并据以产生二反相信号Comp1_inv、Comp2_inv。第二逻辑闸电路420用来依据该至少一第一逻辑闸信号与该重置信号产生该至少一比较器输出信号，其中该第二逻辑闸电路于该重置信号之值为该第一值时进行重置，举例而言，第二逻辑闸电路420是一与非门(NANDgate)电路，该与非门电路包含二与非门，该二与非门其中之一用来接收前述反相信号Comp1_inv以及该重置信号，该二与非门其中另一用来接收前述反相信号Comp2_inv以及该重置信号，当稳态电路220用于比较操作时，该重置信号之值为第二值(例如1)，故该二与非门分别输出Comp1_inv的反相信号(即Comp1)与Comp2_inv的反相信号(即Comp2)，当稳态电路220被重置时，该重置信号之值为第一值(例如0)，故该二与非门分别输出相同的值(例如1)，而达成重置。值得注意的是，只要稳态电路220能够稳定输出该至少一比较信号，第一逻辑闸电路410与第二逻辑闸电路420可以是其它逻辑闸电路，举例而言，第一逻辑闸电路410是一与非门电路，此与非门电路之每个与非门的二输入端短路，从而此与非门电路均等于一反相器电路，此时第二逻辑闸电路仍如前述般是一与非门电路，其中每一与非门用来接收该至少一第一逻辑闸信号的其中之一与该重置信号。

图5显示图1之控制电路130之一实施例。如图5所示，控制电路130包含一判断电路510，用来依据该至少一比较器输出信号产生一判断信号，其中该重置信号是该判断信号或其衍生信号。举例而言，判断电路510包含一逻辑闸电路，该逻辑闸电路之一范例为反互斥或门(XNOR gate)，该反互斥或门用来依据前述第一与第二比较信号Comp1、Comp2产生该判断信号，在比较操作下，该第一与第二比较信号Comp1、Comp2之值通常不同(例如其中之一值为1，另一值为0)，因此该反互斥或门会依据该二信号Comp1、Comp2产生值为0的判断信号，其用来指出一单一位比较操作已完成。

请继续参阅图5，图5中短折线(dashed-line)代表选择性的路径，点线(dottedline)代表可选择性地包含电路(例如图6之逻辑闸电路610)或不包含电路的路径，因此，如图5所示，控制电路130可将该判断信号做为该重置信号，并输出一操作致能信号(图中标示为EN)至比较器120，以依据该重置信号以及该操作致能信号来重置比较器120与其后级电路中需要被重置的电路，举例而言，控制电路130可依据一时序安排(例如文献一之图9的Clks所示)来决定该操作致能信号之值，当该操作致能信号指示致能时(例如文献一之图9之Clks为低时)，控制电路130依据该判断信号之第二值(即该重置信号之第二值)令比较器120执行比较操作，并依据该判断信号之第一值(即该重置信号之第一值)重置比较器120与其后级电路中需要被重置的电路；当该操作致能信号指示禁能时(例如文献一之图9之Clks为高时)，控制电路130依据该操作致能信号重置/禁能比较器120，并控制取样电路110以进行下一次的取样。

请再参阅图5，控制电路130亦可依据该判断信号以及该操作致能信号来产生该重置信号，以藉由该重置信号重置比较器120与其后级电路中需要被重置的电路，举例而言，如图6所示，控制电路130进一步包含一逻辑闸电路610(图中标示为L3)，逻辑闸电路610之一范例为一与门(AND gate)，该与门用来接收该判断信号以及该操作致能信号来产生该重置信号，当该操作致能信号为一致能值(例如1)时，该与门产生的该重置信号等于该判断信号，因此该判断信号之值决定了比较器120执行比较操作或重置操作；当该操作致能信号为一禁能值(例如0)时，该与门产生的该重置信号等于该操作致能信号，因此该操作致能信号之禁能值会重置/禁能比较器120，此时控制电路130控制取样电路110以进行下一次的取样。

图7显示本发明之SAR ADC的另一实施例。如图7所示，SAR ADC700进一步包含一比较结果输出电路710，其用来依据该至少一比较信号或该至少一比较器输出信号，输出至少一比较结果信号，比较结果输出电路710之一实施例为一闩锁电路。另外，如图7所示，控制电路130进一步包含一数字电路720，数字电路720用来依据前述判断信号以及该至少一比较结果信号产生至少一控制信号，从而透过该至少一控制信号来控制取样电路110之操作。由于本领域人士可利用习知电路或自行开发的电路来实施比较结果输出电路710与数字电路720，其细节在此予以省略。值得注意的是，前述至少一比较信号/至少一比较器输出信号可直接做为该至少一比较结果信号，此时比较结果输出电路710即非必要。

请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述复数个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。另请注意，前述实施例所提到的信号的“值”，可以是数字信号的值或模拟信号的大小。

综上所述，本发明藉由复数个重置线路的设置，来同步地重置一ADC的不同部分(例如该ADC的比较器的不同部分)，从而加速该ADC的重置，并增进该ADC的运作效率。

虽然本发明之实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。

Claims (10)

1.一种能够加速重置的逐次逼近寄存器式模拟至数字转换器(SARADC)，包含：

一取样电路，用来依据至少一输入信号产生至少一输出信号；

一比较器，包含：

一比较电路，用来依据该至少一输出信号产生至少一比较信号；以及

一稳态电路，用来依据该至少一比较信号以及一重置信号产生至少一比较器输出信号；

一控制电路，用来控制该取样电路的操作以及该比较器的操作，该控制电路包含：

一判断电路，用来依据该至少一比较器输出信号产生一判断信号，其中该重置信号是该判断信号或该判断信号的衍生信号；

一第一重置线路，用来输出该重置信号给该比较电路，从而该比较电路于该重置信号的值为一第一值时进行重置；以及

一第二重置线路，用来输出该重置信号给该稳态电路，从而该稳态电路于该重置信号的值为该第一值时进行重置。

2.根据权利要求1所述的逐次逼近寄存器式模拟至数字转换器，进一步包含一比较结果输出电路，用来依据该至少一比较信号或该至少一比较器输出信号，输出至少一比较结果信号，

其中该控制电路进一步包含一数字电路，该数字电路用来依据该判断信号以及该至少一比较结果信号产生至少一控制信号，其中该至少一控制信号用来控制该取样电路的操作。

3.根据权利要求1所述的逐次逼近寄存器式模拟至数字转换器，其中该比较电路包含：

一预放大电路，用来依据该至少一输出信号产生至少一预放大信号；以及

一闩锁电路，用来依据该至少一预放大信号产生该至少一比较信号。

4.根据权利要求3所述的逐次逼近寄存器式模拟至数字转换器，其中该第一重置线路连接该控制电路与该预放大电路，从而该预放大电路与该闩锁电路于该重置信号的值为该第一值时依序进行重置。

5.根据权利要求1所述的逐次逼近寄存器式模拟至数字转换器，其中该稳态电路包含：

一第一逻辑闸电路，用来依据该至少一比较信号产生至少一第一逻辑闸信号；以及

一第二逻辑闸电路，用来依据该至少一第一逻辑闸信号与该重置信号产生该至少一比较器输出信号，其中该第二逻辑闸电路于该重置信号的值为该第一值时进行重置。

6.根据权利要求1所述的逐次逼近寄存器式模拟至数字转换器，其中每当该比较器完成一单一位比较操作时，该控制电路令该重置信号的值由一第二值变成该第一值。

7.一种能够加速重置的逐次逼近寄存器式模拟至数字转换器(SARADC)，包含：

一取样电路，用来依据至少一输入信号产生至少一输出信号；

一比较器，用来依据该至少一输出信号与一重置信号产生至少一比较器输出信号；

一控制电路，用来依据该至少一比较器输出信号或该至少一比较器输出信号的等同信号来控制该取样电路的操作，并用来产生该重置信号；

一第一重置线路，用来输出该重置信号给该比较器，从而该比较器的一第一电路于该重置信号的值为一第一值时进行重置；以及

一第二重置线路，用来输出该重置信号给该比较器，从而该比较器的一第二电路于该重置信号的值为该第一值时进行重置，

其中该第一电路与该第二电路同步地进行重置。

8.根据权利要求7所述的逐次逼近寄存器式模拟至数字转换器，其中该第一电路是一比较电路，该第二电路是一稳态电路。

9.根据权利要求7所述的逐次逼近寄存器式模拟至数字转换器，其中每当该比较器完成一单一位比较操作时，该控制电路令该重置信号的值由一第二值变成该第一值；每当该比较器完成重置时，该控制电路令该重置信号的值由该第一值变成该第二值。

10.根据权利要求9所述的逐次逼近寄存器式模拟至数字转换器，其中该控制电路依据一时序安排来产生该重置信号。