CN108962988A - 高压金属氧化物半导体元件及其制造方法 - Google Patents
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Abstract
本发明提供一种高压金属氧化物半导体元件及其制造方法。该高压MOS元件，包含：第一导电型阱区、第二导电型本体区、栅极、多个第一导电型源区、第一导电型漏极、以及第二导电型本体连接区。其中多个第一导电型源区于宽度方向大致平行排列，且各邻近的两第一导电型源区之间于宽度方向不相邻接；第二导电型本体连接区大致沿着宽度方向延伸，而与至少二第一导电型源区重叠，使得第二导电型本体连接区包括至少第一区域与第二区域，其中第一区域与至少一第一导电型源区重叠，且第二区域与任何第一导电型源区不重叠，且于横向上，第二导电型本体连接区不与栅极邻接。
Description
技术领域
本发明涉及一种高压金属氧化物(Metal Oxide Semiconductor，MOS)半导体元件，特别是指一种具有多个源区的高压金属氧化物半导体元件。本发明还涉及高压金属氧化物半导体元件的制造方法。
背景技术
图1A与1B分别显示一种现有技术的高压金属氧化物半导体元件(N型高压MOS元件1)的俯视图与对应的剖面图。如图1A与1B所示，高压MOS元件1形成于半导体基板11，其中该半导体基板11于纵向上，具有相对的上表面11’与下表面11”。高压MOS元件1包含：N型阱区12、P型本体区16、栅极13、N型源极14、N型漏极17、以及P型本体连接区18。其中N型源极14形成于P型本体区16中，且于P型本体区16中，具有本体连接区18，用以偏压P型本体区16。一般而言，如图所示，N型源极14与P型本体连接区18的布局方式，会与栅极13的宽度方向平行，其中N型源极14与栅极13邻接，而P型本体连接区18邻接或不邻接于N型源极14，且一般而言不邻接于栅极13。
图1A与1B中所示的现有技术，其缺点在于，当如图1A与1B中的N型高压金属氧化物半导体元件1用于一开关阵列时(例如以图1A中的单位间距D进行镜像复制而成为开关阵列，亦即，与另一MOS元件共享N型源极14以及P型本体连接区18)，其单位间距D相对较大，因此N型高压MOS元件1的单位面积的电阻相对较大，因而会增加成本或是降低效率。
本发明相比于图1的现有技术，具有较小的单位间距，因此其单位面积的电阻较小，因而可降低成本或是增加效率。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种高压金属氧化物半导体元件及其制造方法，可使得该高压金属氧化物半导体元件用于一开关阵列时，具有较小的单位间距，因此其单位面积的电阻较小，从而可降低成本或是增加效率。
为达上述目的，就其中一个观点而言，本发明提供了一种高压金属氧化物半导体(Metal Oxide Semiconductor，MOS)元件，形成于一半导体基板，其中该半导体基板于一纵向上，具有相对的一上表面与一下表面，包含：一第一导电型阱区，形成于该半导体基板中，且于该纵向上，位于该上表面下方并连接于该上表面；一第二导电型本体区，形成于该第一导电型阱区中，且于该纵向上，位于该上表面下方并连接于该上表面；一栅极，形成于该上表面上，于该纵向上，部分该栅极堆叠并连接于部分该第二导电型本体区的正上方；多个第一导电型源区，形成于该第二导电型本体区中，其中各该第一导电型源区于该纵向上，位于该上表面下方并接触于该上表面，且于一横向上邻接于该栅极，其中该多个第一导电型源区于一宽度方向大致平行排列且各邻近的两该第一导电型源区之间于该宽度方向至少部分不相邻接；一第一导电型漏极，形成于该第一导电型阱区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，与该第一导电型源区由该第二导电型本体区以及该第一导电型阱区隔开；以及一第二导电型本体连接区，形成于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该第二导电型本体连接区大致上沿着该宽度方向上延伸，而与至少二该第一导电型源区重叠，使得该第二导电型本体连接区包括至少一第一区域与一第二区域，其中该第一区域与至少一该第一导电型源区重叠，且该第二区域与任何该第一导电型源区不重叠，且于该宽度方向上，该第二区域连接于该第一区域，且于该横向上，该第二导电型本体连接区不与该栅极邻接。
在一较佳实施例中，该高压MOS元件还包含一场氧化区，形成于该上表面上，且堆叠连接于部分该第一导电型阱区的正上方，其中于该横向上，靠近该第一导电型漏极侧的部分该栅极，堆叠且连接于至少部分该场氧化区的正上方。
在一较佳实施例中，该高压MOS元件还包含一第一导电型轻掺杂扩散区，形成于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该宽度方向上，至少部分该第一导电型轻掺杂扩散区连接于两邻近的该第一导电型源区之间，且于该横向上，与该第一导电型漏极由该第二导电型本体区以及该第一导电型阱区隔开。
就另一个观点而言，本发明也提供了一种金属氧化物半导体(Metal OxideSemiconductor，MOS)元件制造方法，包含：提供一半导体基板，于一纵向上，具有相对的一上表面与一下表面；形成一第一导电型阱区于该半导体基板中，且于该纵向上，位于该上表面下方并连接于该上表面；形成一第二导电型本体区于该第一导电型阱区中，且于该纵向上，位于该上表面下方并连接于该上表面；形成一栅极于该上表面上，于该纵向上，部分该栅极堆叠并连接于部分该第二导电型本体区的正上方；形成多个第一导电型源区于该第二导电型本体区中，其中各该第一导电型源区于该纵向上，位于该上表面下方并接触于该上表面，且于一横向上邻接于该栅极，其中该多个第一导电型源区于一宽度方向大致平行排列且各邻近的两该第一导电型源区之间于该宽度方向不相邻接；形成一第一导电型漏极于该第一导电型阱区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，与该第一导电型源区由该第二导电型本体区以及该第一导电型阱区隔开；以及形成一第二导电型本体连接区于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该第二导电型本体连接区大致上沿着该宽度方向上延伸，而与至少二该第一导电型源区重叠，使得该第二导电型本体连接区包括至少一第一区域与一第二区域，其中该第一区域与至少一该第一导电型源区重叠，且该第二区域与任何该第一导电型源区不重叠，且于该宽度方向上，该第二区域连接于该第一区域，且于该横向上，该第二导电型本体连接区不与该栅极邻接。
在一较佳实施例中，该MOS元件制造方法还包含以下步骤：形成一场氧化区于该上表面上，且堆叠连接于该第一导电型阱区的正上方，其中于该横向上，靠近该第一导电型漏极侧的部分该栅极，堆叠且连接于至少部分该场氧化区的正上方。
在一较佳实施例中，该MOS元件制造方法还包含以下步骤：形成一第一导电型轻掺杂扩散区于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该宽度方向上，至少部分该第一导电型轻掺杂扩散区连接于两邻近的该第一导电型源区之间，且于该横向上，与该第一导电型漏极由该第二导电型本体区以及该第一导电型阱区隔开。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A与1B分别显示一种现有技术的高压金属氧化物半导体元件的俯视示意图与对应的剖面示意图；
图2A、2B与2C分别显示本发明的高压金属氧化物半导体元件的一种实施例的俯视示意图与对应的第一剖面及第二剖面示意图；
图3A、3B与3C分别显示本发明的高压金属氧化物半导体元件的一种实施例的俯视示意图与对应的第一剖面及第二剖面示意图；
图4A、4B与4C分别显示本发明的高压金属氧化物半导体元件的一种实施例的俯视示意图与对应的第一剖面及第二剖面示意图；
图4D显示本发明的高压金属氧化物半导体元件的一种实施例的俯视示意图；
图5A-5G”显示根据本发明的高压金属氧化物半导体元件制造方法的俯视或剖视示意图。
具体实施方式
本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图2A、2B与2C，图中分别显示本发明的高压金属氧化物半导体元件的一种实施例(高压MOS元件2)的俯视图与对应的第一剖面图(对应于俯视图的剖线A-A’)及第二剖面图(对应于俯视图的剖线B-B’)。如图2A、2B与2C所示，高压MOS元件2形成于一半导体基板11，其于一纵向上(如图2B或2C中的虚线箭号方向，下同)，具有相对的一上表面11’与一下表面11”；高压MOS元件2包含第一导电型阱区12，第二导电型本体16，栅极13，多个第一导电型源区14，第一导电型漏极17，以及第二导电型本体连接区18。第一导电型阱区12，形成于半导体基板11中，且于纵向上，位于上表面11’下方并连接于该上表面11’；第二导电型本体区16形成于第一导电型阱区12中，且于纵向上，位于上表面11’下方并连接于该上表面11’；栅极13形成于上表面11’上，且于纵向上，部分栅极13堆叠并连接于部分第二导电型本体区16的正上方，需说明的是，栅极13在纵向垂直投影与第二导电型本体区16重叠之处，为高压MOS元件2的沟道区；多个第一导电型源区14形成于第二导电型本体区16中，其中各第一导电型源区14于纵向上，位于上表面11’下方并接触于该上表面11’，且于一横向上(如图2B或2C中的实线箭号方向，下同)邻接于栅极13，其中多个第一导电型源区14于一宽度方向(如图2A中“宽度方向”的箭号所示，下同)大致平行排列且各邻近的两该第一导电型源区14之间于宽度方向至少部分不相邻接；如图2A所示，在一较佳实施例中，各邻近的两该第一导电型源区14之间于宽度方向不相邻接。
请继续参阅图2A、2B与2C，第一导电型漏极17形成于第一导电型阱区12中，且于纵向上，位于上表面11’下方并接触于上表面11’，且于横向上，与第一导电型源区14由第二导电型本体区16以及第一导电型阱区12隔开，且与第二导电型本体区16由第一导电型阱区12隔开；第二导电型本体连接区18形成于第二导电型本体区16中，且于纵向上，位于上表面11’下方并接触于上表面11’，且大致上沿着宽度方向上延伸，而与至少二该第一导电型源区14重叠，使得第二导电型本体连接区18包括至少一第一区域18A与一第二区域18B，其中第一区域18A与至少一第一导电型源区14重叠(如图2A与2B所示)，且第二区域18B与任何第一导电型源区14不重叠(如图2A与2C所示)，且于宽度方向上，第二区域18A连接于第一区域18B，且于横向上，第二导电型本体连接区18不与栅极13邻接。在一较佳实施例中，如图2A所示，第二导电型本体连接区18为一大致上沿着宽度方向而平行于栅极13的长方形区域。
需说明的是，前述的“第一导电型”与“第二导电型”是指于高压MOS元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、本体连接区、源极、漏极与栅极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之亦可)。
此外需说明的是，所谓的高压MOS元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V；本实施例中，高压MOS元件的漏极17与沟道区之间，以第一导电型阱区12隔开，且第一导电型阱区12与漏极17的横向距离根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。而在一实施例中，高压MOS元件的漏极与栅极间，具有第一导电型连接区，将漏极与栅极分隔，且第一导电型连接区的横向长度根据正常操作时所承受的操作电压而调整。
值得注意的是，本发明优于现有技术的其中一个技术特征在于：根据本发明，以图2A、2B与2C所示的实施例为例，第一导电型源区14与第二导电型本体连接区18相比于现有技术，不需要考虑沿着相同方向(宽度方向与横向)的对准问题，因此不需要考虑第一导电型源区14与第二导电型本体连接区18间的对准误差而增加单位间距D。此外，在一实施例中，本发明的高压MOS元件(例如高压MOS元件2)可用于一开关阵列，例如以图2A中的单位间距D进行镜像复制而成为开关阵列，亦即，与另一MOS元件共享多个第一导电型源区14以及第二导电型本体连接区18，在此情况下，根据本发明，通过将多个第一导电型源区14进行如上述于宽度方向大致平行排列方式，其单位间距D也可较现有技术小，因此本发明的高压MOS元件的单位面积的电阻较小，因而可降低成本或是提高效率。而如上述第二导电型本体连接区18的排列方式，则可使得高压MOS元件2的有效沟道宽度不致于受到太大的影响，整体而言仍可降低单位面积的电阻。此外，在一实施例中，如图2A中的高压MOS元件2的左侧可为场氧化区，而不与另一MOS元件共享源区与本体连接区。
请参阅图3A至3C，图中分别显示本发明的高压金属氧化物半导体元件(MetalOxide Semiconductor，MOS)的一种实施例(高压MOS元件3)的俯视图(图3A)与第一剖面图(图3B，对应于俯视图图3A的剖线A-A’)及第二剖面图(图3C，对应于俯视图图3A的剖线B-B’)，高压MOS元件3相似于前述的高压MOS元件2，本实施例中，高压MOS元件3还包含场氧化区20’，形成于上表面11’上，且堆叠连接于部分该第一导电型阱区12的正上方，其中于横向上，靠近第一导电型漏极17侧的部分栅极13，堆叠且连接于至少部分该场氧化区20’的正上方。本实施例中，靠近该第一导电型漏极17侧的部分栅极13，于该纵向上堆叠且接触于全部场氧化区20’的正上方。本实施例说明了，根据本发明的教示，本发明的高压MOS元件还可结合应用于例如具有场氧化区20’的类型的高压MOS元件中，其中高压MOS元件3由于具有场氧化区20’，因此能承受较高的电压。此外，场氧化区20’并不限于如图所示的区域氧化(localoxidation of silicon，LOCOS)结构，亦可为浅沟槽绝缘(shallow trench isolation，STI)结构。
请参阅图4A至4C，图中分别显示本发明的高压金属氧化物半导体的一种实施例(高压MOS元件4)的俯视图(图4A)与第一剖面图(图4B，对应于俯视图图4A的剖线A-A’)及第二剖面图(图4C，对应于俯视图图4A的剖线B-B’)，高压MOS元件4相似于前述的高压MOS元件2，本实施例中，高压MOS元件4还包含第一导电型轻掺杂扩散区19，形成于第二导电型本体区16中，且于纵向上，位于上表面11’下方并接触于该上表面11’，且于宽度方向上，至少部分第一导电型轻掺杂扩散区19连接于两邻近的第一导电型源区14之间，且于横向上，与栅极13邻接(如图4C所示)，且与第一导电型漏极17由第二导电型本体区16以及第一导电型阱区12隔开。在一实施例中，第一导电型轻掺杂扩散区19与两邻近的第一导电型源区14之间非第二导电型本体连接区18的区域完全重叠，例如图4A中所示的第一导电型轻掺杂扩散区19；而在另一实施例中，第一导电型轻掺杂扩散区19可与两邻近的第一导电型源区14之间非第二导电型本体连接区18的部分区域重叠，例如图4D中的第一导电型轻掺杂扩散区19’。
值得注意的是，在多个第一导电型源区14如前所述的排列下，通过于两邻近的第一导电型源区14之间形成第一导电型轻掺杂扩散区19，可更进一步增加高压MOS元件4的有效沟道宽度，整体而言可有效降低单位面积的电阻。
图5A-5G”显示根据本发明的高压MOS元件(高压MOS元件5)制造方法的俯视或剖视示意图。首先，如图5A所示，提供半导体基板11，其中，半导体基板11例如但不限于为P型硅基板，当然亦可以为其他半导体基板。半导体基板11于一纵向(如图中的虚线箭号方向)上，具有相对的一上表面11’与一下表面11”。接着，如图5B所示，形成第一导电型阱区12于半导体基板11中，且于纵向上，位于上表面11’下方并连接于该上表面11’；其中，形成第一导电型阱区12的方法，例如但不限于以微影工艺、离子注入工艺、与热工艺形成，此为本领域技术人员所熟知，在此不予赘述。接着并形成场氧化区20，用以定义高压MOS元件5的作用区。
接下来，请参阅图5C与5C’，图中分别显示高压MOS元件5的俯视图(图5C)与剖面图(图5C’，对应于俯视图图5C的剖线A-A’)，如图所示，以光阻层21作为屏蔽，以定义第二导电型本体区16的离子注入区，并以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入定义的区域内以形成第二导电型本体区16于第一导电型阱区12中，且于纵向上，位于上表面11’下方并连接于该上表面11’。
接下来，请参阅图5D与5D’，图中分别显示高压MOS元件5的俯视图(图5D)与剖面图(图5D’，对应于俯视图图5D的剖线A-A’)，如图所示，形成栅极13于上表面11’上，且于纵向上，部分栅极13堆叠并连接于部分第二导电型本体区16的正上方。
接下来，请参阅图5E与5E’，图中分别显示高压MOS元件5的俯视图(图5E)与剖面图(图5E’，对应于俯视图图5E的剖线A-A’)，如图所示，以栅极13、场氧化区20以及光阻层21作为屏蔽，以定义第一导电型轻掺杂扩散定义区19A的离子注入区，并以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入定义的区域内以形成第一导电型轻掺杂扩散定义区19A于第二导电型本体区16中，且于纵向上，位于上表面11’下方并接触于该上表面11’，其中第一导电型轻掺杂扩散定义区19A用以形成前述的第一导电型轻掺杂扩散区19，细节详述于后。
接下来，请参阅图5F、5F’与5F”，图中分别显示高压MOS元件5的俯视图(图5F)与第一剖面图(图5F’，对应于俯视图图5A的剖线A-A’)及第二剖面图(图5F”，对应于俯视图图5A的剖线B-B’)，如图所示，以栅极13、场氧化区20以及光阻层21作为屏蔽，以定义多个第一导电型源区14与第一导电型漏极17的离子注入区，并以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入定义的区域内以形成多个第一导电型源区14于第二导电型本体区16中，且形成第一导电型漏极17于第一导电型阱区12中。其中多个第一导电型源区14于宽度方向大致平行排列且各邻近的两该第一导电型源区14之间于宽度方向不相邻接；如图5F与5F”所示，在一较佳实施例中，各邻近的两该第一导电型源区14之间于宽度方向不相邻接。其中，第一导电型漏极17于纵向上，位于上表面11’下方并接触于上表面11’，且于横向上，与第一导电型源区14由第二导电型本体区16以及第一导电型阱区12隔开。
接下来，如图5G、5G’与5G”所示，以光阻层23作为屏蔽，以定义第二导电型本体连接区18的离子注入区，并以离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入定义的区域内以形成第二导电型本体连接区18于第二导电型本体区16中，且于纵向上，位于上表面11’下方并接触于上表面11’，且大致上沿着宽度方向上延伸，而与至少二该第一导电型源区14重叠，使得第二导电型本体连接区18包括至少一第一区域18A与一第二区域18B，其中第一区域18A与至少一第一导电型源区14重叠(如图5G与5G’所示)，且第二区域18B与任何第一导电型源区14不重叠(如图5G与5G”所示)，且于宽度方向上，第二区域18A连接于第一区域18B，且于横向上，第二导电型本体连接区18不与栅极13邻接。在一较佳实施例中，如图5G所示，第二导电型本体连接区18为一大致上沿着宽度方向而平行于栅极13的长方形区域。
需说明的是，在一实施例中，第一导电型源区14与第二导电型本体连接区18的杂质掺杂浓度皆远高于第一导电型轻掺杂扩散定义区19A的杂质掺杂浓度，因此，于图5G、5G’与5G”的步骤之后，原第一导电型轻掺杂扩散定义区19A将形成如图5G、5G’与5G”所示的第一导电型轻掺杂扩散区19，且于宽度方向上，至少部分第一导电型轻掺杂扩散区19连接于两邻近的第一导电型源区14之间，且于横向上，与栅极13邻接(如图5G与5G”所示)，且与第一导电型漏极17由第二导电型本体区16以及第一导电型阱区12隔开(如图5G”所示)。在一实施例中，第一导电型轻掺杂扩散区19与两邻近的第一导电型源区14之间非第二导电型本体连接区18的区域完全重叠，例如图5G中的第一导电型轻掺杂扩散区19。
在一实施例中，如图4A至4C中的高压MOS元件4的第一导电型轻掺杂扩散区19可省略，因此图5E中形成第一导电型轻掺杂扩散定义区19A的步骤可省略，而如图5F、5F’与5F”5G、5G’与5G”中的第一导电型轻掺杂扩散定义区19A以及第一导电型轻掺杂扩散区19亦因而省略，在省略上述步骤的情况下，将形成如图2A至2C中的高压MOS元件2。而在一实施例中，第一导电型轻掺杂扩散区19亦可于第5E-5E”的步骤中以光阻层定义离子注入区而直接形成，在此情况下，第一导电型轻掺杂扩散定义区19A与第一导电型轻掺杂扩散区19大致为相同的区域。
以上已针对较佳实施例来说明本发明，只是以上所述，仅是为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。所说明的各个实施例，并不限于单独应用，亦可以组合应用；举其中一例，如高压MOS元件3中所包含的“场氧化区20”和高压MOS元件4所包含的“第一导电型轻掺杂扩散区19”可以并用，使高压MOS元件同时具有此二种区域所达成的特性。此外，在本发明的相同精神下，本领域技术人员可以思及各种等效变化以及各种组合，例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如临界电压调整区、深阱区、或是埋层等；再如，微影技术并不限于光罩技术，亦可包含电子束微影技术。本发明的范围应涵盖上述及其他所有等效变化。
图中符号说明
1、2、3、4、5 高压MOS元件
11 半导体基板
11’ 上表面
11” 下表面
12 第一导电型阱区
13 栅极
14 第一导电型源区
16 第二导电型本体区
17 第一导电型漏极
18、18A、18B 第二导电型本体连接区
19、19’ 第一导电型轻掺杂扩散区
19A 第一导电型轻掺杂定义区
20、20’ 场氧化区
21、23 光阻层
A-A’ 剖线
B-B’ 剖线
D 间距
Claims (6)
1.一种高压金属氧化物半导体元件，形成于一半导体基板，其中该半导体基板于一纵向上，具有相对的一上表面与一下表面，其特征在于，包含：
一第一导电型阱区，形成于该半导体基板中，且于该纵向上，位于该上表面下方并连接于该上表面；
一第二导电型本体区，形成于该第一导电型阱区中，且于该纵向上，位于该上表面下方并连接于该上表面；
一栅极，形成于该上表面上，于该纵向上，部分该栅极堆叠并连接于部分该第二导电型本体区的正上方；
多个第一导电型源区，形成于该第二导电型本体区中，其中各该第一导电型源区于该纵向上，位于该上表面下方并接触于该上表面，且于一横向上邻接于该栅极，其中该多个第一导电型源区于一宽度方向大致平行排列且各邻近的两该第一导电型源区的间于该宽度方向不相邻接；
一第一导电型漏极，形成于该第一导电型阱区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，与该第一导电型源区由该第二导电型本体区以及该第一导电型阱区隔开；以及
一第二导电型本体连接区，形成于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该第二导电型本体连接区大致上沿着该宽度方向上延伸，而与至少二该第一导电型源区重叠，使得该第二导电型本体连接区包括至少一第一区域与一第二区域，其中该第一区域与至少一该第一导电型源区重叠，且该第二区域与任何该第一导电型源区不重叠，且于该宽度方向上，该第二区域连接于该第一区域，且于该横向上，该第二导电型本体连接区不与该栅极邻接。
2.如权利要求1所述的高压MOS元件，其中，还包含一场氧化区，形成于该上表面上，且堆叠连接于部分该第一导电型阱区的正上方，其中于该横向上，靠近该第一导电型漏极侧的部分该栅极，堆叠且连接于至少部分该场氧化区的正上方。
3.如权利要求1所述的高压MOS元件，其中，还包含一第一导电型轻掺杂扩散区，形成于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该宽度方向上，至少部分该第一导电型轻掺杂扩散区连接于两邻近的该第一导电型源区的间，且于该横向上，与该第一导电型漏极由该第二导电型本体区以及该第一导电型阱区隔开。
4.一种金属氧化物半导体元件的制造方法，其特征在于，包含：
提供一半导体基板，于一纵向上，具有相对的一上表面与一下表面；
形成一第一导电型阱区于该半导体基板中，且于该纵向上，位于该上表面下方并连接于该上表面；
形成一第二导电型本体区于该第一导电型阱区中，且于该纵向上，位于该上表面下方并连接于该上表面；
形成一栅极于该上表面上，于该纵向上，部分该栅极堆叠并连接于部分该第二导电型本体区的正上方；
形成多个第一导电型源区于该第二导电型本体区中，其中各该第一导电型源区于该纵向上，位于该上表面下方并接触于该上表面，且于一横向上邻接于该栅极，其中该多个第一导电型源区于一宽度方向大致平行排列且各邻近的两该第一导电型源区的间于该宽度方向不相邻接；
形成一第一导电型漏极于该第一导电型阱区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，与该第一导电型源区由该第二导电型本体区以及该第一导电型阱区隔开；以及
形成一第二导电型本体连接区于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且该第二导电型本体连接区大致上沿着该宽度方向上延伸，而与至少二该第一导电型源区重叠，使得该第二导电型本体连接区包括至少一第一区域与一第二区域，其中该第一区域与至少一该第一导电型源区重叠，且该第二区域与任何该第一导电型源区不重叠，且于该宽度方向上，该第二区域连接于该第一区域，且于该横向上，该第二导电型本体连接区不与该栅极邻接。
5.如权利要求4所述的MOS元件的制造方法，其中，还包含以下步骤：形成一场氧化区于该上表面上，且堆叠连接于该第一导电型阱区的正上方，其中于该横向上，靠近该第一导电型漏极侧的部分该栅极，堆叠且连接于至少部分该场氧化区的正上方。
6.如权利要求4所述的MOS元件的制造方法，其中，还包含以下步骤：形成一第一导电型轻掺杂扩散区于该第二导电型本体区中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该宽度方向上，至少部分该第一导电型轻掺杂扩散区连接于两邻近的该第一导电型源区之间，且于该横向上，与该第一导电型漏极由该第二导电型本体区以及该第一导电型阱区隔开。
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-
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