CN108932547A - 信息处理装置以及信息处理方法 - Google Patents

Abstract

本发明提供一种信息处理装置以及信息处理方法。信息处理装置具备：数字‑脉冲变换器，输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号；以及选择性振荡器，在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态。

Description

信息处理装置以及信息处理方法

本申请以日本专利申请2017-101952号(申请日：2017年5月23日)为基础，从该申请享受优先权的权益。本申请包括该日本申请的所有内容。

技术领域

本发明的实施方式涉及信息处理装置、半导体电路以及信息处理方法。

背景技术

最近，人工智能(AI：Artificial Intelligence)被关注，但需要进行使用大量的数据的学习和使用学习结果的运算处理，运算处理量变得庞大。因此，将AI的处理中的至少一部分用硬件来实现的研究得到发展。在AI的运算处理中进行多次积和运算。因此，要求高速且低功耗地进行积和运算的硬件。

发明内容

本发明要解决的课题在于，提供一种能够高速且低功耗地进行积和运算的信息处理装置、半导体电路以及信息处理方法。

在本实施方式中，提供一种信息处理装置，具备：

数字-脉冲变换器，输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号；以及

选择性振荡器，在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态。

根据上述结构，能够高速且低功耗地进行积和运算。

附图说明

图1是示出第1实施方式所涉及的信息处理装置的概要结构的框图。

图2是示出数字-脉冲变换器的内部结构的一个例子的框图。

图3是图2的数字-脉冲变换器的动作时序图。

图4是示出选择性振荡器的一个具体例的图。

图5是对图4的信息处理装置依次输入了N＝2个数字输入信号时的时序图。

图6是示出本实施方式所涉及的信息处理装置的处理算法的流程图。

图7是示出第2实施方式所涉及的信息处理装置的概要结构的框图。

图8是示出第2实施方式所涉及的可变延迟器的内部结构的一个例子的框图。

图9是示出第3实施方式所涉及的信息处理装置的概要结构的框图。

图10是示出构成图9的环形振荡器的各延迟元件的内部结构的一个例子的框图。

图11是示出第4实施方式所涉及的信息处理装置的概要结构的框图。

图12是示出第5实施方式所涉及的信息处理装置的概要结构的框图。

图13是示出第6实施方式所涉及的信息处理装置的概要结构的框图。

图14是示出具有多个在第1～第7实施方式中说明的信息处理装置的可并行地动作的积和运算核的内部结构的一个例子的框图。

图15是示出具备图14所示的积和运算核的信号处理装置的概要结构的一个例子的框图。

图16是示出脑型的神经网络系统的一个例子的框图。

(符号说明)

1：信息处理装置；2：数字-脉冲变换器；3：选择性振荡器；4：读出部；5：可变延迟器；6：逆变器；7：逻辑积电路；8：环形振荡器；8a：延迟元件；8b：第3延迟电路；8c：第3多路复用器；8d：单位延迟元件；9：切换器；10：计数器；11：第1延迟电路；12：第1多路复用器；13：可变延迟元件；14：第2延迟电路；15：第2多路复用器；16：延迟元件；17：乘法器；18：加法器；19：乘法器；21：符号判定器；22：正运算电路；23：负运算电路；24：减法器；25：积和运算核；26：输入部；27：运算处理部；28：运算电路；31：信号处理装置；32：主机控制器；33：存储器。

具体实施方式

以下，参照附图来说明实施方式。此外，在本申请说明书和附图中，为便于理解和图示，将一部分的结构部分省略、变更或者简化而进行说明以及图示，但可预期同样的功能的程度的技术内容也包含于本实施方式而解释。

(第1实施方式)

图1是示出第1实施方式所涉及的信息处理装置1的概要结构的框图。图1的信息处理装置1是计算N(N是2以上的整数)个数字输入信号DIN[1：N]的积分结果的运算电路。作为图1的信息处理装置1的输出的数字输出信号Out用以下的(1)式来表示。

图1的信息处理装置1具备数字-脉冲变换器2、选择性振荡器3以及读出部4。

数字-脉冲变换器2输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号。例如，在数字输入信号是1的情况下输出包括1ns的脉冲长度的脉冲的脉冲信号，在数字输入信号是4的情况下输出包括4ns的脉冲长度的脉冲的脉冲信号。

图2是示出数字-脉冲变换器2的内部结构的一个例子的框图，图3是图2的数字-脉冲变换器2的动作时序图。图2的数字-脉冲变换器2具有可变延迟器5、逆变器6以及逻辑积电路7。向可变延迟器5输入触发信号和数字输入信号。触发信号是配合数字-脉冲变换器2的动作开始定时而从低(LOW)切换为高(HIGH)的信号。可变延迟器5输出使触发信号延迟与数字输入信号对应的延迟量而得到的延迟触发信号。逆变器6对延迟触发信号进行反转输出。逻辑积电路7输出逆变器6的输出信号与触发信号的逻辑积信号。逻辑积电路7的输出信号是包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号。

在图3的时刻t1处触发信号从低变化为高时，可变延迟器5输出使触发信号延迟与数字输入信号对应的时间T而在时刻t2处从低变化为高的延迟触发信号。逻辑积电路7输出作为触发信号与延迟触发信号的反转信号的逻辑积的脉冲信号。脉冲信号中所包含的脉冲的脉冲长度与可变延迟器5使触发信号延迟的时间T大致相等。

选择性振荡器3在脉冲信号输出脉冲的过程中进行振荡动作，保持脉冲的输出停止的时间点的振荡动作状态。选择性振荡器3例如仅在使能信号(enable signal)为高的期间进行振荡动作，在使能信号为低的期间停止振荡，保存使能信号从高切换为低的状态下的振荡动作状态。在此，振荡动作状态是指例如振荡信号的振荡次数和相位状态。

读出部4输出包括振荡动作状态的数字输出信号。即，读出部4输出包括选择性振荡器3的振荡信号的振荡次数和相位状态的信息的数字输出信号。读出部4并非是图1的信息处理装置1中的必须的构成部件，也可以根据情况而省略。或者，也可以代替读出部4，而将使用从选择性振荡器3输出的表示振荡动作状态的信号来进行预定的运算处理的运算电路连接到选择性振荡器3。

图4是示出选择性振荡器3的一个具体例的图。图4的选择性振荡器3具有环形振荡器8和多个切换器9。

环形振荡器8具有环状地连接的多个延迟元件8a，通过多个延迟元件8a依次传送初始脉冲信号。环形振荡器8内的延迟元件8a的连接级数是奇数个。各延迟元件8a例如是逆变器。

多个切换器9切换是否使多个延迟元件8a进行延迟动作。各切换器9例如切换是否向对应的延迟元件8a供给电源电压。以下，将各切换器9向对应的延迟元件8a供给电源电压的情况称为接通(ON)，将各切换器9向对应的延迟元件8a不供给电源电压的情况称为断开(OFF)。各延迟元件8a在对应的切换器9是接通的情况下，使前级的延迟元件8a的输出信号延迟地输出，在对应的切换器9是断开的情况下，停止信号的传输延迟动作。所有的切换器9同步地接通或者断开。即，不会出现一部分切换器9成为接通而其它切换器9成为断开的情况。

图5是向图4的信息处理装置1依次输入了N＝2个数字输入信号时的时序图。图5示出作为数字输入信号依次输入了2和9的例子。在此，设为选择性振荡器3被初始化为期望的状态，忽略振荡状态的占空比，为了简化而将相位状态置换为脉冲来进行说明。环形振荡器8在被输入最初的数字输入信号之前临时被复位，向初级的延迟元件8a输入预定的脉冲长度的初始脉冲信号。在最初的数字输入信号(＝2)被输入到数字-脉冲变换器2时(时刻t1)，数字-脉冲变换器2输出包括延迟元件8a的延迟量的2个量的脉冲长度的脉冲的脉冲信号。在输出该脉冲长度的脉冲的过程中，所有的切换器9接通而向所有的延迟元件8a供给电源电压。在初始状态下，向初级的延迟元件8a的输入端子输入初始脉冲信号，所以该初始脉冲信号被传输至从左起第2个的延迟元件8a的输出端子。如果从数字-脉冲变换器2输出的脉冲信号在时刻t2降低到低电平，则所有的切换器9断开，从左起第2级的延迟元件8a保持作为紧接在之前的信号电平的高电平。

之后，在被输入第2个数字输入信号(＝9)时(时刻t3)，数字-脉冲变换器2输出包括延迟元件8a的延迟量的9个量的脉冲长度的脉冲的脉冲信号。在输出该脉冲长度的脉冲的过程中，所有的切换器9接通，向所有的延迟元件8a供给电源电压。因此，从左起第2个的延迟元件8a保持的初始脉冲信号被依次传输9个延迟元件8a量。从第2个延迟元件8a起到最右边的延迟元件8a之前有6个延迟元件8a，所以从最右边的延迟元件8a传输至最左边的延迟元件8a的初始脉冲信号进一步被传输至从左起第3个的延迟元件8a的时间点t4，所有的切换器9成为断开。因此，从左起第3个的延迟元件8a保持初始脉冲信号。

这样，图1的信息处理装置1通过使用单一的选择性振荡器3，能够进行多个数字输入信号的积分处理。

此外，如图5所示的例子那样，进行了多个数字输入信号的积分处理的结果，在初始脉冲信号在环形振荡器8中绕一周以上的情况下，需要存储表示初始脉冲信号在环形振荡器8中绕了几周的振荡次数。因此，图4的读出部4具有计数器10，每当初始脉冲信号在环形振荡器8中绕一周时计数器10进行递增计数。读出部4根据计数器10的计数值来检测振荡次数，并且检测表示环形振荡器8内的哪个延迟元件8a保持初始脉冲信号的相位状态。然后，读出部4生成并输出包括振荡次数和相位状态的数字输出信号。

这样，图4所示的信息处理装置1只要计数器10不溢出，就能够不断地执行多个数字输入信号的积分处理。由此，仅通过图4的信息处理装置1就能够执行多个数字输入信号的积分处理，能够削减积分处理所需的电路规模。

本实施方式所涉及的信息处理装置1设想由硬件构成，但例如也可以由处理器读入并执行依照预定的算法而生成的微码。图6是示出本实施方式所涉及的信息处理装置1的处理算法的流程图。

在数字输入信号被输入到数字-脉冲变换器2时(步骤S1)，数字-脉冲变换器2生成包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号(步骤S2)。选择性振荡器3相继步骤S1和S2的处理，生成初始脉冲信号，并且使选择性振荡器3内的环形振荡器8复位(步骤S3)。

在步骤S2中生成的脉冲信号被输入到选择性振荡器3时，多个切换器9在该脉冲信号的脉冲长度的期间成为接通，环形振荡器8传输脉冲信号的脉冲长度的初始脉冲信号(步骤S4)。此时，在初始脉冲信号在环形振荡器8中绕了一周的情况下，使计数器10递增计数。

如果经过了在步骤S2中生成的脉冲信号的脉冲长度的期间，则多个切换器9断开，在环形振荡器8内最后输出初始脉冲信号的延迟元件8a保持其状态(步骤S5)。

接下来，判定新的数字输入信号是否被输入到数字-脉冲变换器2(步骤S6)。在未输入新的数字输入信号的情况下，读出部4输出数字输出信号而结束处理，其中该数字输出信号包括表示保持初始脉冲信号的延迟元件8a的种类的相位状态、以及由计数器10的计数值表示的环形振荡器8的振荡次数(步骤S7)。

在步骤S6中新的数字输入信号被输入到数字-脉冲变换器2的情况下，与步骤S2同样地，生成包括与新的数字输入信号对应的脉冲长度的脉冲的脉冲信号(步骤S8)。如果在步骤S8中生成的脉冲信号被输入到选择性振荡器3，则多个切换器9只在该脉冲信号的脉冲长度的期间成为接通，环形振荡器8从紧接在之前保持初始脉冲信号的延迟元件8a，传输新的脉冲信号的脉冲长度的初始脉冲信号(步骤S9)。然后，如果经过了在步骤S8中生成的脉冲信号的脉冲长度的期间，则进行步骤S5以后的处理。

这样，在第1实施方式中，通过数字-脉冲变换器2生成包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号，在被输入该脉冲信号的选择性振荡器3中，在脉冲信号输出脉冲的过程中进行振荡动作，保持脉冲的输出停止的时间点的振荡动作状态，所以能够利用简易的电路结构来进行多个数字输入信号的积分以及和运算。特别是，在第1实施方式中，通过将多个数字输入信号依次输入到数字-脉冲变换器2，能够使用同一选择性振荡器3来进行积分以及和运算，所以即使运算对象的数字输入信号的数量增加，信息处理装置1的结构也不会复杂化，因此能够利用简易的电路结构的信息处理装置1来进行大量数字输入信号的积分以及和运算。

(第2实施方式)

第2实施方式是能够进行积和运算的实施例。

图7是示出第2实施方式所涉及的信息处理装置1的概要结构的框图。在图7的信息处理装置1中，数字-脉冲变换器2的处理动作与图1的信息处理装置1不同。对图7的数字-脉冲变换器2输入与数字输入信号对应的权重信号。在用DIN[1：N]表示输入信号矩阵、并用W[1：N]表示权重信号的情况下，作为图7的信息处理装置1的输出的数字输出信号Out由以下的(2)式表示。

作为进行(2)式的运算的一个方法，在图7的信息处理装置1中，能够通过数字-脉冲变换器2进行各数字输入信号的加权。

图7的数字-脉冲变换器2虽然用与图2同样的块结构来表示，但特征在于可变延迟器5的内部结构。

图8是示出第2实施方式所涉及的可变延迟器5的内部结构的一个例子的框图。如图8的下侧所示，可变延迟器5具有4个第1延迟电路11和4输入的第1多路复用器12。在4个第1延迟电路11中，可变延迟元件13的连接级数分别不同，延迟量根据可变延迟元件13的连接级数而分别不同。第1多路复用器12根据数字输入信号，选择4个第1延迟电路11的输出信号之一。

各可变延迟元件13如图8的上侧所示，具有4个第2延迟电路14和4输入的第2多路复用器15。在4个第2延迟电路14中，延迟元件16的连接级数分别不同，根据与数字输入信号对应的权重信号，选择4个第2延迟电路14的输出信号之一。

在图8的可变延迟器5中，示出数字输入信号和权重信号都用2个比特来表示的例子。在用2个比特表示数字输入信号的情况下，存在4种数字输入信号，所以通过图8的下侧的第1多路复用器12来选择4种之中的某一个延迟量。另外，在用2个比特表示权重信号的情况下，存在4种权重信号，所以通过图8的上侧的第2多路复用器15来选择4种之中的某一个延迟量。由此，可变延迟器5不仅根据数字输入信号使延迟量变化，而且还根据权重信号使延迟量变化。

此外，数字输入信号和权重信号的比特数未必限定于2个比特。根据数字输入信号和权重信号的比特数来变更图8的可变延迟器5的电路结构即可。

由图8的数字-脉冲变换器2变换后的脉冲信号被输入到图7的选择性振荡器3。选择性振荡器3与第1实施方式同样地，只在脉冲信号的脉冲长度的期间进行振荡动作，保持经过了脉冲的输出期间的时间点处的振荡动作状态。由此，能够通过选择性振荡器3对由数字-脉冲变换器2累计的运算结果进行积分以及和运算。

这样，在第2实施方式中，通过数字-脉冲变换器2，根据与数字输入信号对应的权重信号对数字输入信号进行加权，所以能够进行积和运算。另外，能够通过多个延迟电路和多路复用器进行数字输入信号的加权，所以不设置复杂的结构的乘法电路也没问题。

(第3实施方式)

在第2实施方式中，通过数字-脉冲变换器2进行数字输入信号和权重信号的累计，所以权重信号越大，输入到选择性振荡器3的脉冲信号的脉冲长度越长，选择性振荡器3的振荡次数增大，运算处理花费时间。在以下说明的第3实施方式中解决这个问题。

图9是示出第3实施方式所涉及的信息处理装置1的概要结构的框图。在图9的信息处理装置1中，选择性振荡器3的结构与图1、图7的信息处理装置1不同。对图9的选择性振荡器3，除了输入从数字-脉冲变换器2输出的脉冲信号以外，还输入权重信号。图9的选择性振荡器3根据权重信号来控制环形振荡器8的振荡频率，由此进行积和运算。

图10是示出构成图9的选择性振荡器3内的环形振荡器8的各延迟元件8a的内部结构的一个例子的框图。图10的延迟元件8a具有4个第3延迟电路8b和4输入的第3多路复用器8c。在4个第3延迟电路8b中，单位延迟元件8d的连接级数分别不同，延迟量根据单位延迟元件8d的连接级数而分别不同。第3多路复用器8c根据与数字输入信号对应的权重信号，选择4个第3延迟电路8b的输出信号之一。

环形振荡器8是如图2所示将多个延迟元件8a环状地连接而成的结构，各延迟元件8a如图10所示包括一个或者多个单位延迟元件8d。在将各单位延迟元件8d的延迟量设为tinv、并将构成环形振荡器8的全部延迟元件8a量的单位延迟元件8d的个数设为N时，用以下的(3)式来表示环形振荡器8的振荡频率。

如从(3)式可知，由于环形振荡器8内的全部单位延迟元件8d的个数N和各单位延迟元件8d的延迟量tinv，振荡频率发生变化。例如，在数字输入信号DIN是9的情况下，N＝3时的振荡次数是3次，N＝5时的振荡次数为9/5＝1.8次，进行与单位延迟元件8d的连接级数对应的累计。例如，权重信号越大，使N的值越小，从而环形振荡器8的振荡频率变高，能够更迅速地进行积和运算。

这样，在第3实施方式中，根据权重信号对环形振荡器8的振荡频率进行可变控制，所以即使权重信号变大，选择性振荡器3中的积和运算也不会花费时间。变更环形振荡器8的振荡频率的方法不仅能够使用上述的变更级数的方法，而且还能够使用一般的数字控制型环形振荡器(DCO：Digitally Controlled Oscillator(数控振荡器))的方法。例如，为了改变振荡频率，对各逆变器输出施加用数字信号来控制的可变电容负载，从而能够使式(3)的延迟量tinv变动来控制振荡频率。另外，通过控制使用电流驱动型逆变器来驱动的电流，也能够使延迟量tinv变动来控制振荡频率freq。

(第4实施方式)

在以下说明的第4实施方式中，对读出部4的输出信号进行积和运算。

图11是示出第4实施方式所涉及的信息处理装置1的概要结构的框图。图11的信息处理装置1具备多组选择性振荡器3以及读出部4。各组的选择性振荡器3以及读出部4是与数字输入信号的分别不同的权重信号对应的部件。图11示出与3种权重信号w1～w3对应关联地设置3组的选择性振荡器3以及读出部4的例子。此外，权重信号的种类不限于3种。例如，在有n种权重信号的情况下，设置n组的选择性振荡器3以及读出部4即可。

对各组选择性振荡器3输入对应的权重信号的脉冲信号。各组的选择性振荡器3只在所输入的脉冲信号的脉冲长度的期间进行振荡动作。各组的读出部4输出包括对应的选择性振荡器3的振荡动作状态的数字输出信号。

对各组的读出部4连接有对应的乘法器(加权部)17。各组的乘法器17进行对对应的数字输出信号乘以对应的权重信号的处理。在加法器(合成部)18中将各乘法器17的乘法结果加起来而得到最终的积和运算结果。

这样，在第4实施方式中，在读出部4的后级侧进行积和运算处理，所以不存在选择性振荡器3的运算处理时间由于权重信号而发生变动的可能性。另外，相比于第3实施方式，能够简化选择性振荡器3的内部结构。

(第5实施方式)

在第5实施方式中，对输入到数字-脉冲变换器2的数字输入信号进行加权。

图12是示出第5实施方式所涉及的信息处理装置1的概要结构的框图。图12的信息处理装置1除了图1的结构以外，还具备乘法器(加权部)19。乘法器19进行对数字输入信号乘以权重信号的处理。由乘法器19加权后的数字输入信号被输入到数字-脉冲变换器2。数字-脉冲变换器2、选择性振荡器3以及读出部4的处理动作与图1的信息处理装置1相同，但输入到数字-脉冲变换器2的数字输入信号自身已经被加权，所以图12的信息处理装置1能够进行积和运算。

这样，在数字-脉冲变换器2的前级侧进行数字输入信号的加权处理，所以即便使数字-脉冲变换器2以后的结构与图1相同，也能够进行积和运算。

也可以组合实施上述图7～图12的加权处理中的至少2个以上的加权处理。例如，也可以进行图7的数字-脉冲变换器2内的加权处理和图9的选择性振荡器3内的加权处理。由此，能够进行更复杂的积和运算处理。

(第6实施方式)

在上述第1～第5实施方式中，说明了不具有符号的数字输入信号的积分处理，但在数字输入信号具有符号的情况下，在针对各符号的每一个进行积分处理之后运算其差分即可。

图13是示出第6实施方式所涉及的信息处理装置1的概要结构的框图。图13的信息处理装置1具备符号判定器21、正运算电路(第1运算电路)22、负运算电路(第2运算电路)23以及减法器24。符号判定器21判定数字输入信号的符号。此外，在存在权重信号取负的值的可能性的情况下，将数字输入信号和权重信号都输入到符号判定器21，考虑数字输入信号和权重信号这两方，利用符号判定器21进行符号的判定。

正运算电路22和负运算电路23都具备相同的电路结构，例如具有图7的数字-脉冲变换器2、选择性振荡电路以及读出部4。在由符号判定器21判定为数字输入信号是正时，正运算电路22使用该数字输入信号来进行积和运算处理。在由符号判定器21判定为数字输入信号是负时，负运算电路23使用该数字输入信号来进行积和运算处理。

这样，在图13的信息处理装置1中，对于正的数字输入信号，由正运算电路22进行积和运算处理，对于负的数字输入信号，由负运算电路23进行积和运算处理。

减法器24输出从正运算电路22的输出信号减去负运算电路23的输出信号而得到的信号。通过减法器24的输出，可得到考虑了符号的积和运算结果。

这样，在第6实施方式中，在单独地进行对于正的数字输入信号的积和运算以及对于负的数字输入信号的积和运算之后，取其差分，从而能够进行考虑了符号的积和运算。由此，能够使正运算电路22和负运算电路23的电路结构共同化。

(第7实施方式)

数字输入信号和权重信号是二进制值，但也可以表现为将2的幂乘作为单位而变化的值。例如，也可以设为数字输入信号000＝0、001＝1、010＝2、011＝4、100＝8等。在用对数log2来记载由2的幂乘表示的值时，成为逐次增加1的值，便于处置，能够简化可变延迟器5的设计等。

另一方面，也可以设为使数字输入信号和权重信号逐次变化相同值的值。由此，能够使各信号的值的间隔恒定，能够实现更高精度的运算。

(第8实施方式)

通过配置多个在上述第1～第7实施方式中说明的信息处理装置1并使它们并行地动作，能够构筑具备具有高的运算能力的并行积和运算功能的积和运算核。

图14是示出具有多个在第1～第7实施方式中说明的信息处理装置1的可并行地动作的积和运算核25的内部结构的一个例子的框图。图14的积和运算核25例如可安装到半导体基板、印刷基板上，具备输入部26和运算处理部27。在运算处理部27中，配置有具有与在第1～第7实施方式中说明的信息处理装置1相同的功能的多个运算电路28。各运算电路28能够根据需要而并行地或者逐次地进行运算处理。

图15是示出具备图14所示的积和运算核25的信号处理装置31的概要结构的一个例子的框图。图15的信号处理装置31具备图14所示的积和运算核25、主机控制器32以及存储器33。存储器33具有非易失性存储器和易失性存储器中的至少一个。另外，存储器33也可以如高速缓存存储器和主存储器等那样被层次性地划分。图15的信号处理装置31既可以形成在半导体基板上而芯片化，也可以安装到印刷基板上。

也可以使用图14、图15所示的积和运算核25，构成脑型的神经网络系统。图16是示出脑型的神经网络系统35的一个例子的框图。图16的神经网络系统35为层次性的构造，第1隐藏层36中的多个积和运算核25和第2隐藏层37中的多个积和运算核25进行各种积和运算。另外，第1隐藏层36中的多个积和运算核25的输出信号根据需要而被加权之后，被输入到第2隐藏层37中的多个积和运算核25。

这样，在第8实施方式中，通过设置多个在第1～第7实施方式中说明的信息处理装置1，能够进行各种用途中的积和运算。

此外，能够将上述实施方式总结为以下的技术方案。

(技术方案1)

一种信息处理装置，具备：

数字-脉冲变换器，输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号；以及

选择性振荡器，在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态。

(技术方案2)

根据技术方案1记载的信息处理装置，其中，

所述数字-脉冲变换器依次输出与N个数字输入信号对应的N个所述脉冲信号，N是2以上的整数，

所述选择性振荡器每当被依次输入N个所述脉冲信号时，重复如下动作：在进行所输入的脉冲信号的脉冲长度的振荡动作之后保持所述振荡动作状态，之后在被新输入脉冲信号时，从所保持的所述振荡动作状态再次开始振荡动作。

(技术方案3)

根据技术方案1或者2记载的信息处理装置，其中，

具备读出部，该读出部输出包括所述振荡动作状态的数字输出信号。

(技术方案4)

根据技术方案3记载的信息处理装置，其中，

将所述选择性振荡器以及所述读出部作为一组，设置针对所述数字输入信号的每个权重信号成为不同的组的多个组，

所述数字-脉冲变换器将所述数字输入信号输入到与所述权重信号对应的所述组的所述选择性振荡器。

(技术方案5)

根据技术方案4记载的信息处理装置，具备：

多个加权部，对从所述多个组中的多个所述读出部输出的多个所述数字输出信号，根据对应的所述权重信号进行加权；以及

合成部，合成所述多个加权部的输出信号彼此。

(技术方案6)

根据技术方案3至5中的任意一项记载的信息处理装置，其中，

所述选择性振荡器具有：

环形振荡器，具有环状地连接的多个延迟元件，通过所述多个延迟元件依次传送初始脉冲信号；以及

多个切换器，切换是否使所述多个延迟元件进行延迟动作，

所述读出部将所述环形振荡器的振荡次数以及由在所述脉冲的输出停止的时间点保持所述初始脉冲信号的延迟元件确定的相位状态，保持为所述振荡动作状态。

(技术方案7)

根据技术方案1至6中的任意一项记载的信息处理装置，其中，

所述数字-脉冲变换器输出包括与所述数字输入信号及所述数字输入信号的权重信号对应的脉冲长度的脉冲的所述脉冲信号。

(技术方案8)

根据技术方案1至6中的任意一项记载的信息处理装置，其中，

具备加权部，该加权部生成利用所述数字输入信号的权重信号对所述数字输入信号进行加权得到的数字输入信号，并输入到所述数字-脉冲变换器。

(技术方案9)

根据技术方案6记载的信息处理装置，其中，

所述环形振荡器内的所述多个延迟元件具有与所述数字输入信号的权重信号对应的延迟时间。

(技术方案10)

根据技术方案1至9中的任意一项记载的信息处理装置，具备：

符号判定器，根据所述数字输入信号和所述数字输入信号的权重信号，判定进行正的运算处理还是进行负的运算处理；

第1运算电路，在由所述符号判定器判定为进行所述正的运算处理时，根据所述数字输入信号和所述权重信号进行所述正的运算处理；

第2运算电路，在由所述符号判定器判定为进行所述负的运算处理时，根据所述数字输入信号和所述权重信号进行所述负的运算处理；以及

减法器，从所述第1运算电路的输出信号减去所述第2运算电路的输出信号，

所述第1运算电路以及所述第2运算电路分别具有所述选择性振荡器。

(技术方案11)

一种半导体装置，具备在同一半导体基板上配置具有技术方案1至10中的任意一项记载的信息处理装置的多个运算电路而成的积和运算核。

(技术方案12)

一种信息处理方法，具备：

输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号的步骤；以及

在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态的步骤。

以上说明了本发明的几个实施方式，但这些实施方式仅为例示，并非限定发明的范围。这些新的实施方式能够以其它各种方式实施，能够在不脱离发明的要旨的范围中进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨中，并且包含于权利要求书记载的发明和其同等的范围中。

Claims (10)

1.一种信息处理装置，具备：

数字-脉冲变换器，输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号；以及

选择性振荡器，在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态。

2.根据权利要求1所述的信息处理装置，其中，

所述数字-脉冲变换器依次输出与N个数字输入信号对应的N个所述脉冲信号，N是2以上的整数，

所述选择性振荡器每当被依次输入N个所述脉冲信号时，重复如下动作：在进行所输入的脉冲信号的脉冲长度的振荡动作之后保持所述振荡动作状态，之后在被新输入脉冲信号时，从所保持的所述振荡动作状态再次开始振荡动作。

3.根据权利要求1或者2所述的信息处理装置，其中，

具备读出部，该读出部输出包括所述振荡动作状态的数字输出信号。

4.根据权利要求3所述的信息处理装置，其中，

将所述选择性振荡器以及所述读出部作为一组，设置针对所述数字输入信号的每个权重信号成为不同的组的多个组，

所述数字-脉冲变换器将所述数字输入信号输入到与所述权重信号对应的所述组的所述选择性振荡器。

5.根据权利要求4所述的信息处理装置，具备：

多个加权部，对从所述多个组中的多个所述读出部输出的多个所述数字输出信号，根据对应的所述权重信号进行加权；以及

合成部，合成所述多个加权部的输出信号彼此。

6.根据权利要求3至5中的任意一项所述的信息处理装置，其中，

所述选择性振荡器具有：

环形振荡器，具有环状地连接的多个延迟元件，通过所述多个延迟元件依次传送初始脉冲信号；以及

多个切换器，切换是否使所述多个延迟元件进行延迟动作，

所述读出部将所述环形振荡器的振荡次数以及由在所述脉冲的输出停止的时间点保持所述初始脉冲信号的延迟元件确定的相位状态，保持为所述振荡动作状态。

7.根据权利要求1至6中的任意一项所述的信息处理装置，其中，

所述数字-脉冲变换器输出包括与所述数字输入信号及所述数字输入信号的权重信号对应的脉冲长度的脉冲的所述脉冲信号。

8.根据权利要求1至6中的任意一项所述的信息处理装置，其中，

具备加权部，该加权部生成利用所述数字输入信号的权重信号对所述数字输入信号进行加权得到的数字输入信号，并输入到所述数字-脉冲变换器。

9.根据权利要求6所述的信息处理装置，其中，

所述环形振荡器内的所述多个延迟元件具有与所述数字输入信号的权重信号对应的延迟时间。

10.一种信息处理方法，具备：

输出包括与数字输入信号对应的脉冲长度的脉冲的脉冲信号的步骤；以及

在所述脉冲信号输出所述脉冲的过程中进行振荡动作，保持所述脉冲的输出停止的时间点的振荡动作状态的步骤。