CN108885475A - 用于自适应时钟设计的系统和方法 - Google Patents

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Abstract

本公开是针对减轻电压下降。一方面包含：通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器，所述第一时钟信号由时钟模块的时钟延迟组件产生；通过所述时钟模块，接收来自锁相回路PLL的第二时钟信号，其中所述PLL将第三时钟信号输出到耦合到PLL和多路复用器的处理器；通过所述多路复用器，基于检测到电力供应器上的电压的下降，选择第一时钟信号来输出到所述处理器；通过多路复用器，基于检测到电力供应器上的电压的下降已过去，选择第三时钟信号来输出到所述处理器，其中时钟模块和处理器耦合到电力供应器。

Description

用于自适应时钟设计的系统和方法
背景技术
本公开涉及用于自适应时钟设计的系统和方法，且更明确地说，涉及用于减轻处理器上的电压下降的效应的系统和方法。
高频供电电压(VDD)下降使处理器的性能和能效降级。此类下降起因于处理器切换活动的突然改变(例如功率受管理状态的传入和传出)，其感应电力传递系统中的大电流瞬变，且跨裸片全局影响电路。VDD下降可从几纳秒(即，高频)到几微秒(即，低频)的延迟结合频率测距出现。高频(大约100MHz)下降迫使处理器的最高频率(Fmax)的减小，或需要大约100mV的最小电压保护带(即，裕度)。
发明内容
下文呈现与本文中所公开的一或多个方面和/或实施例有关的简化概述。因而，不应将以下概述视为与所有预期方面和/或实施例有关的详尽总览，也不应认为以下概述识别与所有预期方面和/或实施例有关的关键或至关重要的要素，或划定与任何特定方面和/或实施例相关联的范围。因此，以下概述具有以下唯一目的：以简化形式呈现和与本文中所公开的机构有关的一或多个方面和/或实施例有关的某些概念以先于下文呈现的具体实施方式。
一种减轻电压下降的方法包含：通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器，所述第一时钟信号由时钟模块的时钟延迟组件产生；通过所述时钟模块，接收来自锁相回路(PLL)的第二时钟信号，其中所述PLL将第三时钟信号输出到耦合到所述PLL和所述多路复用器的处理器；通过所述多路复用器，基于检测到第一电力供应器上的电压的第一下降，选择第一时钟信号来输出到处理器；以及通过所述多路复用器，基于检测到第一电力供应器上的电压的第一下降已过去，选择第三时钟信号来输出到处理器，其中所述时钟模块和所述处理器耦合到所述第一电力供应器。
一种用于减轻电压下降的设备包含：处理器，其耦合到第一电力供应器；多路复用器，其耦合到所述处理器；时钟模块，其耦合到所述多路复用器和所述第一电力供应器，其中所述时钟模块包含时钟延迟组件；以及PLL，其耦合到所述多路复用器，其中所述时钟模块将第一时钟信号输出到所述多路复用器，并接收来自所述PLL的第二时钟信号，所述第一时钟信号由时钟延迟组件产生，其中所述多路复用器经配置以选择来自时钟模块的第一时钟信号或来自PLL的第三时钟信号来输出到处理器，且其中基于检测到第一电力供应器上的电压的第一下降，所述多路复用器选择来自所述时钟模块的第一时钟信号来输出到所述处理器。
一种用于减轻电压下降的设备包含：处理器装置，其耦合到第一电力供应器装置；多路复用器装置，其耦合到所述处理器装置；时钟装置，其耦合到所述多路复用器装置和所述第一电力供应器装置，其中所述时钟装置包含时钟延迟组件；以及PLL，其耦合到所述多路复用器装置，其中所述时钟装置将第一时钟信号输出到所述多路复用器装置，且接收来自所述PLL的第二时钟信号，所述第一时钟信号由所述时钟延迟组件产生，其中所述多路复用器装置经配置以选择来自所述时钟装置的第一时钟信号或来自所述PLL的第三时钟信号来输出到所述处理器装置，且其中基于检测到第一电力供应器装置上的电压的第一下降，所述多路复用器装置选择来自所述时钟装置的第一时钟信号来输出到处理器装置。
一种用于减轻电压下降的非暂时性计算机可读媒体包含：用以通过耦合到多路复用器的时钟模块将第一时钟信号输出到多路复用器的至少一个指令，所述第一时钟信号由时钟模块的时钟延迟组件产生；用以通过时钟模块接收来自PLL的第二时钟信号的至少一个指令，其中所述PLL将第三时钟信号输出到耦合到PLL和多路复用器的处理器；用以通过所述多路复用器，基于检测到第一电力供应器上的电压的第一下降，选择所述第一时钟信号来输出到处理器的至少一个指令；以及用以通过所述多路复用器，基于检测到第一电力供应器上的电压的第一下降已过去，选择第三时钟信号来输出到处理器的至少一个指令，其中所述时钟模块和所述处理器耦合到所述第一电力供应器。
基于附图和详细描述，本领域技术人员将明白与本文所公开的方面和实施例相关联的其它目标和优点。
附图说明
由于在结合附图考虑时通过参考以下详细描述更好地理解本公开的实施例及其许多附带优点，因此将容易获得对本公开实施例及其许多附带优点的更全面了解，所述附图只是为了说明而不是限制本发明而呈现，且其中：
图1说明根据本公开的至少一个实施例的实例设备。
图2是说明示范性电压下降的曲线图。
图3说明根据本发明的至少一个实施例的示范性架构。
图4说明示出基于锁相回路(PLL)的时钟信号与基于环形振荡器(RO)的时钟信号之间的差的示范性曲线图。
图5说明图3中的RO的实例架构，其根据本公开的至少一个实施例提供与PLL的粗略自动校准。
图6说明图3中的RO的实例架构，其根据本公开的至少一个实施例提供与PLL的较精细自动校准。
图7说明根据本公开的至少一个实施例的用于自动校准RO与PLL的示范性流程。
图8说明示出基于RO的时钟与典型的基于PLL的时钟相比的优点的实例曲线图。
图9说明根据本公开的至少一个实施例的用于减轻电压下降的示范性流程。
图10是经配置以支持如本文教示的操作的设备的若干样本方面的简化框图。
具体实施方式
本公开涉及用于自适应时钟设计的系统和方法，且更明确地说，涉及用于减轻处理器上的电压下降的效应的系统和方法。一方面包含：通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器，所述第一时钟信号由时钟模块的时钟延迟组件产生；通过所述时钟模块，接收来自锁相回路(PLL)的第二时钟信号，其中所述PLL将第三时钟信号输出到耦合到PLL和多路复用器的处理器；通过所述多路复用器，基于检测到电力供应器上的电压的下降，选择第一时钟信号来输出到所述处理器；通过多路复用器，基于检测到电力供应器上的电压的下降已过去，选择第三时钟信号来输出到所述处理器，其中时钟模块和处理器耦合到电力供应器。
本发明的这些和其它方面在针对本发明的具体实施例的以下描述和相关附图中公开。可在不脱离本发明的范围的情况下设计替代性实施例。此外，将不会详细描述本发明的众所周知的元件，或将省略所述元件，以免混淆本发明的相关细节。
本文使用词语“示范性”和/或“实例”来表示“充当实例、例子或说明”。本文中描述为“示范性”或“实例”的任何实施例未必应解释为比其它实施例优选或有利。同样，术语“本公开的实施例”并不需要本公开的所有实施例包含所论述的特征、优点或操作模式。
此外，依据将由(例如)计算装置的元件执行的动作序列来描述各种实施例。将认识到，本文中描述的各种动作可由具体电路(例如，专用集成电路(ASIC))，由正由一或多个处理器执行的程序指令或由所述两个的组合来执行。另外，可认为本文中所描述的动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有一组对应的计算机指令，所述计算机指令在被执行时将致使相关联的处理器执行本文中所描述的功能性。因此，本公开的各种方面可以多种不同形式来实施，所述形式全都已经考虑在所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者来说，任何此类实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。
表1是本公开中使用的首字母缩写词词汇表。
首字母缩写 定义
ACD 自适应时钟分布
FCLK 时钟频率
PDN 电力传递网络
PLL 锁相回路
RO 环形振荡器
VDD 高频供电电压
VDDFX 电压频率
VTCLK 时钟
表1:词汇表
图1说明根据本公开的至少一个实施例的实例设备100。设备100可对应于具有处理器和存储器且能够与其它装置通信的任何装置。设备100的实例包含(但不限于)用户装置(例如手机、智能电话、膝上型计算机、桌上型计算机、平板计算机、个人数字助理(PDA)等))、接入点(例如蜂窝式基站、WiFi接入点、接入点等)、服务器装置等。
虽然可用不同硬件配置来实施此类装置的内部组件，但将内部硬件组件的基本高级配置示出为图1中的平台102。平台102可包含网络接口106，其耦合到处理器108，或其它微处理器、逻辑电路或其它数据处理装置。网络接口106可为有线网络接口(例如网络接入端口)或无线网络接口(例如发射器和接收器或收发器)。网络接口106可接收跨有线或无线网络从其它装置发射的软件应用程序、数据和/或命令。
处理器108执行应用程序编程接口(API)110，其与存储器112中的任何驻存程序介接。存储器112可包括只读或随机存取存储器(ROM或RAM)、电可擦除可编程ROM(EEPROM)、快闪卡或计算机平台所共用的任何存储器。平台102还可包含本地数据库114，本地数据库可存储未有效地用于存储器112中的应用，以及其它数据。本地数据库114通常为快闪存储器单元，但可如此项技术中已知为任何辅助存储装置，例如，磁性媒体、EEPROM、光学媒体、磁带、软盘或硬盘等。
因此，本公开的实施例可包含设备(例如设备100)，其包含执行本文所描述的功能的能力。如所属领域的技术人员将了解，各种逻辑元件可以离散元件、执行于处理器上的软件模块或软件与硬件的任何组合实施，以实现本文中所揭示的功能性。举例来说，可以协作方式使用处理器108、存储器112、API 110和本地数据库114的所有来加载、存储并执行本文中所公开的各种功能，且因此可将用于执行所述功能的逻辑分配于各种元件上。或者，所述功能性可并入到一个离散组件中。因此，设备100的特征应被认为仅仅是说明性的，且本发明不限于所说明的特征或布置。
高频供电电压(VDD)下降使处理器(例如处理器108)的性能和能效降级。此类下降起因于处理器切换活动的突然改变(例如功率受管理状态的传入和传出)，其感应电力传递系统中的大电流瞬变，且跨裸片全局影响电路。VDD下降可从几纳秒(即，高频)到几微秒(即，低频)的延迟结合频率测距出现。高频(大约100MHz)下降迫使处理器的最高频率(Fmax)减小，或需要大约100mV的最小电压(Vmin-给定频率条件的最小操作电压)保护带(即，裕度)。
图2是说明示范性VDD下降的曲线图200。如图2中可看出，VDD下降大约100mV，且因此需要至少100mV的Vmin防护带。
为了解决VDD下降，常规处理器设计内置以下各项中的一或多者：
a.时钟频率(FCLK)裕度，藉此时钟减速以等待下降过去，
b.VDD保护带(例如100mV)，和/或
c.昂贵的开盖(裸片、封装或板上)。
这些度量在存在最差下降的情况下确保正确的功能性，但在电力或裸片面积方面引入了显著的成本。
然而，此类下降很少发生，且为此类不常见的下降实施不灵活的保护带严重限制了处理器的性能和能效，同时也妨碍其在有利条件下降低其能量使用或增加Fmax。举例来说，在一些情况下，其中电压裕度遇到100mV+范围，这表示几乎20％的电力被浪费。
减轻VDD下降效应的某些常规方法实施各种自适应技术。一种技术包含下降检测和时钟频率减小，藉此来检测下降，且在下降超过某一阈值(例如30mV)的情况下做出响应。然而，此技术遭受响应时间限制，因为检测到下降的时间与对其做出响应的时间之间存在延迟。另一技术实施自适应锁相回路(PLL)，藉此一旦下降来临，就减慢PLL。然而，此技术遭受设计复杂性。另一技术使用自适应时钟分布(ACD)，其消除响应时间限制，但引入了归因于F/2操作(即，将时钟的频率对分)的通过量折衷。
因此，本公开提供一种机构，藉此时钟不断地且即刻响应供电电压的变化，从而固有地具有内置裕度。
图3说明根据本公开的至少一个实施例的示范性架构300。在常规电路中，时钟信号通常从PLL 302传递到处理器108。然而，PLL 302和处理器108是在不同的电力供应器上，且因此，到检测到并减轻(例如通过减慢时钟308)电压下降的时候，许多损坏已造成。
因此，本公开将电力供应器耦合的环形振荡器(RO)312添加到时钟308。经由VTCLK电力传递网络(PDN)310，RO 312经历与处理器108相同的电力，因为两者均连接到共享的核心供应轨304，并因此经历相同的电压下降。无干扰多路复用器306选择来自(单独的电力供应器上的)PLL 302的时钟信号，或在存在电压下降时，选择来自RO 312的输出信号。更具体地说，在检测到共享核心供应轨304上的下降后，无干扰多路复用器306即刻选择来自RO312的输出信号。RO 312致使时钟308即刻减慢时钟308的频率，直到下降过去为止，此时，无干扰多路复用器306切换回到PLL时钟信号。以此方式，时钟308可不断地且即刻响应去往共享核心供应轨304上的处理器108的供电电压的变化。
如下文更详细地描述，应将RO 312的频率校准到PLL 302的频率。所述校准可实时、按周期性间隔，或在各种触发条件后执行。举例来说，如将了解，RO 312和PLL 302的频率在下降事件期间可变为未经校准，但接着应在下降过去时再校准。
仍参考图3，架构300还包含VTCLK计数器322、参考计数器324、比较器318和校准控制器314，其操作将参看图7在下文进一步描述。
图4说明示出基于PLL的时钟信号与基于RO的时钟信号之间的差的示范性曲线图。具体地说，曲线图402示出共享核心供应轨304上的电压(Y轴)随时间(X轴)的变化。曲线图404示出随时间(X轴)的过去，PLL时钟信号(Y轴)的电压。曲线图406示出随时间(X轴)的过去，RO时钟信号的电压(Y轴)。如可看出，PLL时钟信号并不随时间的过去因共享核心供应轨304的电压的改变而改变。然而，RO时钟信号的确因共享核心供应轨304的电压的改变而改变。另外，基于RO的定时方案非常接近地跟踪数据路径降级；数据路径降级在下降事件发生时伸展，且其还可在电压向上移动时加速。
本公开的架构可以各种模式和频率组合操作，这可需要来自基于RO的高准确性(例如大约1ps)以及定时的实时自校准能力(并非单次)。另外，软件应用程序应能够指令RO312以任意步长改变其频率。另外，RO 312内的转变应为无干扰的。最后，RO 312的放置可受噪声响应影响。
图5说明图3中的RO 312的实例架构500，其根据本公开的至少一个实施例提供与PLL 302的粗略自动校准。架构500包含多个延迟元件510。延迟元件的详细视图由参考编号512指代。延迟元件510中的前12个延迟元件(并非图5中示出的全部)将其选择输入连结到共享电力供应器或VDDFX(电压频率)，且以馈通方式连接。延迟元件510中的其余32个延迟元件(并非图5中示出的全部)具有相应的选择输入。如图5中所示出，这些选择输入确定使输入信号延迟的延迟元件跳数的数目。
在图5的实例中，选择延迟元件510中的三个延迟元件。延迟元件510的每一延迟元件512每粗略状态跳数添加大体上相同的延迟(可存在过程变化)。另外，所述延迟基于设定而单调增加或减小。
另外，还存在可改变对电压的敏感性的控件。具体地说，这是通过PDN敏感性选择引脚来实现的。
图6说明图3中的RO 312的实例架构600，其根据本公开的至少一个实施例提供与PLL 302的较精细自动校准。在架构600中，将额外子架构610添加到图5中的架构500，以提供与PLL 302的较精细自动校准。使用较精细延迟校准来减少PLL频率与延迟线频率之间的误差。在粗略频率调整后，延迟线将保持具有约10到15ps的不准确度。使用较精细延迟校准，如图6所示，粗略不准确度被推进，且误差降低到1到2ps。这是通过调整电路中的仅一个网上的负载来实现的。此负载可为例如单个栅极或多个栅极的负载。
图7说明根据本公开的至少一个实施例的用于自动校准RO 312与PLL 302的示范性流程。图7中说明的流程可由图3中的架构300、图5中的架构500，和/或图6中的架构600执行。
在702处，校准基于例如正重新配置PLL 302或正启用处理器108而开始。在704处，架构300/500/600，例如校准控制器314，将校准计数器置于复位状态，启用数字计数器(图3的VTCLK计数器322和参考计数器324)，选择延迟元件510中的默认数目的延迟元件，且切换到来自PLL 302的时钟信号。在706处，架构300/500/600确定PLL 302是否锁定。如果PLL302未锁定，那么流程等待，直到其锁定为止。
然而，如果PLL 302锁定，那么在708处，使校准计数器从复位状态出来并启动。在710处，架构300/500/600，例如比较器318，确定VTCLK计数器322与参考计数器324之间的差。在712处，架构300/500/600，例如校准控制器314使用来自比较器318的结果，确定VTCLK计数器322与参考计数器324之间的差是否小于阈值(例如6，因为对于8位计数器，频率的2.4％差异等于六计数差异)。
在714处，如果VTCLK计数器322与参考计数器324之间的差不小于阈值，那么架构300/500/600选择等于“增加/减小”的粗略延迟控制，且流程返回到708。然而，在716处，如果VTCLK计数器322与参考计数器324之间的差小于阈值，那么架构300/500/600选择等于“增加/减小”的精细延迟控制。注意，VTCLK(或RO)校准是在两个步骤中完成的。第一步骤是粗略校准，且第二步骤是精细校准。对于粗略延迟调整，更改级数，且对于精细延迟，更改针对所述级中的一者的确切加载。
在718处，架构300/500/600，例如比较器318，再次确定VTCLK计数器322与参考计数器324之间的差。在720处，使校准计数器从复位状态出来并启动。注意，使校准计数器从复位状态出来并启动两次。第一时间是针对粗略延迟，且第二时间是针对精细延迟。
在722处，架构300/500/600确定VTCLK计数器322是否等于参考计数器324的值，加或减某一量(例如1，因为对于8位计数器，频率的0.3％差异等于一个计数差异)。在724处，校准完成，且架构300/500/600切换到基于RO的时钟信号。
本文所公开的架构存在若干优点。举例来说，架构是非侵入式的，到仅需要最小改变的程度。对于PLL 302，继续发生确切设计过程、目标和闭合。可用基于PLL的方法且随后用基于RO的方法来建立硅后Vmin。
所提出的架构还提供在例如大约50mV到100mV的范围内的电压降裕度的减小，其实现了Vmin放宽以及较快的设计闭合。图8说明示出基于RO的时钟与典型的基于PLL的时钟相比的优点的实例曲线图800。另外，对所要频率的自动校准使自适应设计的益处最大化，以增强性能和能量。最后，具有自适应时钟分布的任何集成电路(IC)均可使用所提出的架构。
应注意，电力供应器噪声(即，电压下降)可归因于各种原因，且可在不同频谱中。因此，对于时钟来说，响应所有噪声可能不是有益的。因此，本公开实现用于将与适当的可配置滤波器来绕过不想要的频率区域中的噪声耦合的时钟产生器的电力供应器。
图9说明根据本公开的至少一个实施例的用于减轻电压下降的示范性流程。
在902处，耦合到多路复用器(例如图3中的多路复用器306)的时钟模块(例如图3中的时钟308)，将第一时钟信号输出到多路复用器，第一时钟信号由时钟模块的时钟延迟组件(例如图3中的RO 312)产生。时钟延迟组件可响应于检测到第一电力供应器上的电压的下降而减慢第一时钟信号的频率。
在实施例中，时钟延迟组件可包含多个延迟元件，且所述多个延迟元件中的每一延迟元件在被选定时，使第一时钟信号延迟等于所述多个延迟元件中的每一其余延迟元件的延迟量的延迟量。可基于来自PLL的第二时钟信号来选择所述多个延迟元件的数目，且第二时钟信号可基于用户配置。
用户配置是指其中用户想要在芯片上运行操作的配置。举例来说，运行1080p相机编码操作的用户将需要与因特网浏览模式的频率不同的频率。
可将时钟延迟组件的延迟校准到PLL的频率。可实时、按周期性间隔、在一或多个触发条件后、基于用户触发包含处理器的用户装置的模式改变，或其任何组合，来执行校准。用户触发模式改变包括用户将所述用户装置的操作模式从第一模式切换到第二模式，其中所述第二模式利用处理器的比第一模式低的频率。
在904处，时钟模块接收来自PLL(例如图3中的PLL 302)的第二时钟信号，其中PLL将第三时钟信号输出到耦合到PLL和多路复用器的处理器(例如处理器108)。PLL可耦合到不同于第一电力供应器的第二电力供应器。
在906处，多路复用器基于检测到第一电力供应器(例如共享核心供应轨304)上的电压的下降，选择第一时钟信号来输出到处理器，其中时钟模块和处理器耦合到第一电力供应器。基于时钟模块和处理器正连接到第一电力供应器，时钟模块实时检测和响应电压的下降。
在908处，基于检测到第一电力供应器上的电压的下降已过去，多路复用器选择第三时钟信号来输出到处理器。基于检测到第一电力供应器上的电压的下降已过去，多路复用器选择来自PLL的第三时钟信号。
尽管图9中未说明，但流程可进一步包含：检测第一电力供应器上的电压的第二下降，其中电压的第二下降在与电压的第一下降不同的频谱中；以及通过耦合到第一电力供应器的一或多个滤波器，基于电压的第二下降在不同的频谱中，绕过电压的第二下降。以此方式，时钟模块并不响应不同频谱中的电压下降。
图10说明表示为一系列相关功能模块的实例接设备1000。用于输出的模块1002至少在一些方面可对应于例如时钟模块，例如图3中的时钟308，如本文所论述。用于接收的模块1004可至少在一些方面对应于例如时钟模块，例如图3中的时钟308，如本文所论述。用于选择的模块1006可至少在一些方面对应于例如多路复用器，例如图3中的多路复用器306，如本文所论述。用于选择的模块1008可至少在一些方面对应于例如多路复用器，例如图3中的多路复用器306，如本文所论述。
可以与本文中的教示一致的各种方式来实施图10的模块的功能性。在一些设计中，这些模块的功能性可实施为一或多个电气组件。在一些设计中，这些块的功能性可实施为包含一或多个处理器组件的处理系统。在一些设计中，可使用例如一或多个集成电路(例如ASIC)的至少一部分来实施这些模块的功能性。如本文所论述，集成电路可包括处理器、软件、其它相关组件或其某一组合。因此，不同模块的功能性可例如实施为集成电路的不同子组、实施为一组软件模块的不同子组，或其组合。并且，将了解，给定子集(例如集成电路和/或一组软件模块)可为多于一个模块提供所述功能性的至少一部分。
另外，可使用任何合适的装置来实施由图10表示的组件和功能以及本文中所描述的其它组件和功能。此装置也可至少部分地使用如本文教示的对应结构来实施。举例来说，上文与图10的“用于…的模块”组件结合描述的组件也可对应于类似地指定的“用于…的装置”功能性。因此，在一些方面，这些装置中的一或多个可使用如本文教示的处理器组件、集成电路或其它合适结构中的一或多个来实施。
所属领域的技术人员将了解，可使用多种不同技术和技法中的任一个来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
另外，所属领域的技术人员将了解，结合本文中所公开的实施例描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清晰地说明硬件与软件的这种可互换性，上文已大体就各种说明性组件、块、模块、电路和步骤的功能性加以描述。将此类功能性实施为硬件还是软件取决于特定应用以及强加于整个系统的设计约束。本领域的技术人员可针对每一具体应用以不同方式来实施所描述的功能性，但这样的实施决策不应被解释为会引起脱离本发明的范围。
可使用经设计以执行本文所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中所公开的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器；但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心结合，或任何其它此类配置。
结合本文中所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现。软件模块可存在于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可存在于ASIC中。ASIC可存在于用户终端(例如，UE)中。在替代方案中，处理器和储存媒体可作为离散组件存在于UE中。
在一或多个示范性实施例中，所描述的功能可实施在硬件、软件、固件或其任何组合中。如果实施于软件中，那恶可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体发射。计算机可读媒体包含计算机存储媒体和通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此类计算机可读媒体可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于运载或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或红外线、无线电和微波等无线技术从网站、服务器或其它远程源传输软件，那么所述同轴缆线、光纤缆线、双绞线、DSL或红外线、无线电和微波等无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各项的组合也应包含于计算机可读媒体的范围内。
虽然前述公开内容示出本公开的说明性实施例，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下，可在本文中做出各种改变和修改。无需以任何特定次序来执行根据本文中所述的本发明的实施例的方法权利要求的功能、步骤和/或动作。此外，尽管可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。

Claims (30)

1.一种用于减轻电压下降的设备，其包括：
处理器，其耦合到第一电力供应器；
多路复用器，其耦合到所述处理器；
时钟模块，其耦合到所述多路复用器和所述第一电力供应器，其中所述时钟模块包含时钟延迟组件；以及
锁相回路PLL，其耦合到所述多路复用器，
其中所述时钟模块将第一时钟信号输出到所述多路复用器，并接收来自所述PLL的第二时钟信号，所述第一时钟信号由所述时钟延迟组件产生，
其中所述多路复用器经配置以选择来自所述时钟模块的所述第一时钟信号或来自所述PLL的第三时钟信号来输出到所述处理器，且
其中，基于检测到所述第一电力供应器上的电压的第一下降，所述多路复用器选择来自所述时钟模块的所述第一时钟信号来输出到所述处理器。
2.根据权利要求1所述的设备，其中所述PLL耦合到不同于所述第一电力供应器的第二电力供应器。
3.根据权利要求1所述的设备，其中所述时钟延迟组件包括环形振荡器。
4.根据权利要求1所述的设备，其中响应于检测到所述第一电力供应器上的所述电压的所述第一下降，所述时钟延迟组件减慢所述第一时钟信号的频率。
5.根据权利要求1所述的设备，其中所述时钟延迟组件包含多个延迟元件，且其中所述多个延迟元件中的每一延迟元件在被选定时，使所述第一时钟信号延迟等于所述多个延迟元件中的每一其余延迟元件的延迟量的延迟量。
6.根据权利要求5所述的设备，其中选择所述多个延迟元件的数目是基于来自所述PLL的所述第二时钟信号，且其中所述第二时钟信号是基于用户配置。
7.根据权利要求1所述的设备，其中基于所述时钟模块和所述处理器正连接到所述第一电力供应器，所述时钟模块实时检测并响应所述电压的所述第一下降。
8.根据权利要求1所述的设备，其中基于检测到所述第一电力供应器上的所述电压的所述第一下降已过去，所述多路复用器选择来自所述PLL的所述第三时钟信号。
9.根据权利要求1所述的设备，其中将所述时钟延迟组件的延迟校准到所述PLL的频率。
10.根据权利要求9所述的设备，其中实时、按周期性间隔、在一或多个触发条件后、基于用户触发包含所述处理器的用户装置的模式改变，或其任何组合来执行所述校准。
11.根据权利要求10所述的设备，其中所述用户触发所述模式改变包括所述用户将所述用户装置的操作模式从第一模式切换到第二模式，其中所述第二模式利用所述处理器的比所述第一模式低的频率。
12.根据权利要求1所述的设备，其中在所述第一电力供应器上检测到所述电压的第二下降，所述电压的所述第二下降在与所述电压的所述第一下降不同的频谱中，且其中所述第一电力供应器耦合到一或多个滤波器，其经配置以基于所述电压的所述第二下降在所述不同的频谱中，绕过所述电压的所述第二下降。
13.一种减轻电压下降的方法，其包括：
通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器，所述第一时钟信号由所述时钟模块的时钟延迟组件产生；
通过所述时钟模块，接收来自锁相回路PLL的第二时钟信号，其中所述PLL将第三时钟信号输出到耦合到所述PLL和所述多路复用器的处理器；
通过所述多路复用器，基于检测到第一电力供应器上的电压的第一下降，选择所述第一时钟信号来输出到所述处理器；以及
通过所述多路复用器，基于检测到所述第一电力供应器上的所述电压的所述第一下降已过去，选择所述第三时钟信号来输出到所述处理器，
其中所述时钟模块和所述处理器耦合到所述第一电力供应器。
14.根据权利要求13所述的装置，其中所述PLL耦合到不同于所述第一电力供应器的第二电力供应器。
15.根据权利要求13所述的方法，其中所述时钟延迟组件包括环形振荡器。
16.根据权利要求13所述的方法，其中响应于检测到所述第一电力供应器上的所述电压的所述第一下降，所述时钟延迟组件减慢所述第一时钟信号的频率。
17.根据权利要求13所述的方法，其中所述时钟延迟组件包含多个延迟元件，且其中所述多个延迟元件中的每一延迟元件在被选定时，使所述第一时钟信号延迟等于所述多个延迟元件中的每一其余延迟元件的延迟量的延迟量。
18.根据权利要求17所述的方法，其中所选择的所述多个延迟元件的数目是基于来自所述PLL的所述第二时钟信号，且其中所述第二时钟信号是基于用户配置。
19.根据权利要求13所述的方法，其中基于所述时钟模块和所述处理器正连接到所述第一电力供应器，所述时钟模块实时检测并响应所述电压的所述第一下降。
20.根据权利要求13所述的方法，其中基于检测到所述第一电力供应器上的所述电压的所述第一下降已过去，所述多路复用器选择来自所述PLL的所述第三时钟信号。
21.根据权利要求13所述的方法，其中将所述时钟延迟组件的延迟校准到所述PLL的频率。
22.根据权利要求21所述的方法，其中实时、按周期性间隔、在一或多个触发条件后、基于用户触发包含所述处理器的用户装置的模式改变，或其任何组合来执行所述校准。
23.根据权利要求22所述的方法，其中所述用户触发所述模式改变包括所述用户将所述用户装置的操作模式从第一模式切换到第二模式，其中所述第二模式利用所述处理器的比所述第一模式低的频率。
24.根据权利要求13所述的方法，其进一步包括：
检测所述第一电力供应器上的所述电压的第二下降，其中所述电压的所述第二下降在与所述电压中的所述第一下降不同的频谱中，以及
通过耦合到所述第一电力供应器的一或多个滤波器，基于所述电压的所述第二下降在所述不同频谱中，绕过所述电压的所述第二下降。
25.一种用于减轻电压下降的设备，其包括：
处理器装置，其耦合到第一电力供应器装置；
多路复用器装置，其耦合到所述处理器装置；
时钟装置，其耦合到所述多路复用器装置和所述第一电力供应器装置，其中所述时钟模块包含时钟延迟组件；以及
锁相回路PLL，其耦合到所述多路复用器装置，
其中所述时钟装置将第一时钟信号输出到所述多路复用器装置，并接收来自所述PLL的第二时钟信号，所述第一时钟信号由所述时钟延迟组件产生，
其中所述多路复用器装置经配置以选择来自所述时钟装置的所述第一时钟信号或来自所述PLL的第三时钟信号来输出到所述处理器装置，且
其中，基于检测到所述第一电力供应器装置上的电压的下降，所述多路复用器装置选择来自所述时钟装置的所述第一时钟信号来输出到所述处理器装置。
26.根据权利要求25所述的设备，其中所述PLL耦合到不同于所述第一电力供应器的第二电力供应器。
27.根据权利要求25所述的设备，其中基于所述时钟装置和所述处理器正连接到所述第一电力供应器，所述时钟装置实时检测并响应所述电压的所述下降。
28.一种用于减轻电压下降的非暂时性计算机可读媒体，其包括：
用以通过耦合到多路复用器的时钟模块，将第一时钟信号输出到所述多路复用器的至少一个指令，所述第一时钟信号由所述时钟模块的时钟延迟组件产生；
用以通过所述时钟模块，接收来自锁相回路PLL的第二时钟信号的至少一个指令，其中所述PLL将第三时钟信号输出到耦合到所述PLL和所述多路复用器的处理器；
用以通过所述多路复用器，基于检测到第一电力供应器上的电压的下降，选择所述第一时钟信号来输出到所述处理器的至少一个指令；以及
用以通过所述多路复用器，基于检测到所述第一电力供应器上的所述电压的所述下降已过去，选择所述第三时钟信号来输出到所述处理器的至少一个指令，
其中所述时钟模块和所述处理器耦合到所述第一电力供应器。
29.根据权利要求28所述的非暂时性计算机可读媒体，其中所述PLL耦合到不同于所述第一电力供应器的第二电力供应器。
30.根据权利要求28所述的非暂时性计算机可读媒体，其中基于所述时钟模块和所述处理器连接到所述第一电力供应器，所述时钟模块实时检测并响应所述电压的所述下降。
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