CN108846160A - 标准单元库电路设计方法 - Google Patents

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Abstract

本发明公开了一种标准单元库电路设计方法，包括步骤：步骤一、选择一个已有工艺对应的标准单元库作为模板；步骤二、对模板中的所有单元进行分级；步骤三、根据分级结果修改模板中所有单元的晶体管的名字；步骤四、给出整个新工艺的标准单元库的所有晶体管所需的参数赋值列表；步骤五、根据参数赋值列表和驱动数对各级的晶体管进行参数赋值，形成新工艺对应的标准单元库。本发明能实现标准单元库电路的自动化设计，能提高工作效率以及降低错误率。

Description

标准单元库电路设计方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别设计一种标准单元库电路设计方法。
背景技术
在半导体集成电路制造领域中，每一种工艺都需要有一套对应的标准单元库，在进行流片之前需要采用标准单元库中的标准单元进行自动逻辑综合和版图布局布线。
现有方法中，标准单元库的建立都是基于人手工进行电路搭建和参数修改，然而标准单元库中单元数量众多，单元数量少则三四百，多则六七百，有的库为了全面可能会需要更多的单元。由于标准单元库中单元有很大重复性，改管子参数的动作也是机械的，人为手工的画每个电路图以及修改参数，其实等于花很多时间做重复、机械的事情，这样效率非常低下，而且人为修改参数很容易出错。
发明内容
本发明所要解决的技术问题是提供一种标准单元库电路设计方法，能实现标准单元库电路的自动化设计，能提高工作效率以及降低错误率。
为解决上述技术问题，本发明提供的标准单元库电路设计方法包括如下步骤：
步骤一、选择一个已有工艺对应的标准单元库作为模板。
步骤二、对所述模板中的所有单元进行分级。
步骤三、根据分级结果修改所述模板中所有单元的晶体管的名字。
步骤四、给出整个新工艺的标准单元库的所有晶体管所需的参数赋值列表。
步骤五、根据所述参数赋值列表和驱动数对各级的晶体管进行参数赋值，形成新工艺对应的标准单元库。
进一步的改进是，步骤二中从各所述单元的输出级到输入级进行分级。
进一步的改进是，各所述单元中最多的级数为5级。
进一步的改进是，所述单元包括反相器，缓冲器，与门，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。
进一步的改进是，步骤三中对所述晶体管进行命名的方法为：
第一级的晶体管用IA表示，第二级的晶体管用IB表示,第三级的晶体管用IC表示,第四级的晶体管用ID表示,特殊级的晶体管用IM表示。所述特殊级为仅存在于具有锁存结构的锁存器和触发器中的用来提供反馈环路的一级。也即和第一级至第四级为输出级到输入级之间的依次连续的结构不同，特殊级对应于反馈环路，故单独用特殊级表示；第一级至第四级，加特殊级一起共为5级。
进一步的改进是，第一级的晶体管分为PMOS管和NMOS管，第一级的PMOS管用IA加对应的奇数角标表示，第一级的NMOS管用IA加对应的偶数角标表示。
第二级的晶体管分为PMOS管和NMOS管，第二级的PMOS管用IB加对应的奇数角标表示，第二级的NMOS管用IB加对应的偶数角标表示。
第三级的晶体管分为PMOS管和NMOS管，第三级的PMOS管用IC加对应的奇数角标表示，第三级的NMOS管用IC加对应的偶数角标表示。
第四级的晶体管分为PMOS管和NMOS管，第四级的PMOS管用ID加对应的奇数角标表示，第四级的NMOS管用ID加对应的偶数角标表示。
特殊级的晶体管对应的PMOS管和NMOS管都采用相同的IM表示。
进一步的改进是，步骤四中的所述参数复杂列表包括：
NMOS管对应的四个沟道宽度值，分别用wn0，wn1，wnx和wny表示。
PMOS管对应的四个沟道宽度值，分别用wp0，wp1，wpx和wpy表示。
所有晶体管对应的沟道宽度的全局值，用wy表示。
所有晶体管对应的沟道长度的全局值，用lx表示。
进一步的改进是，步骤五中采用skill语言对各级的晶体管进行参数赋值。
进一步的改进是，步骤五中根据参数赋值结果同时在脚本中对所用到的工艺设计开发工具包(process design kit，pdk)进行修改。
进一步的改进是，所述驱动数包括0,1,2,3,4,5,6,8,12,16,20。
进一步的改进是，所有晶体管的沟道长度赋值为lx。
进一步的改进是，步骤五中名字为IM的晶体管的沟道宽度赋值为wy。
进一步的改进是，步骤五中，第一级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值在驱动数为0时赋值为wn0，在驱动数非0时赋值为驱动数乘以wn1；
PMOS管的沟道宽度值在驱动数为0时赋值为wp0，在驱动数非0时赋值为驱动数乘以wp1。
进一步的改进是，步骤五中，第二级晶体管和第三级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据单元所包括的级数和驱动数在wn0、wn1、wnx和wny中选择一个值乘以对应的系数得到；
PMOS管的沟道宽度值根据单元所包括的级数和驱动数在wp0、wp1、wpx和wpy中选择一个值乘以对应的系数得到。
进一步的改进是，步骤五中，第四级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据驱动数选择wnx和wny中的一个得到；
PMOS管的沟道宽度值根据驱动数选择wpx和wpy中的一个得到。
本发明通过已有工艺对应的标准单元库作为模板，在模板的基础上对模板中的单元进行分级并根据分级结果对所有晶体管进行命名，之后再结合晶体管的名称和新工艺对应的晶体管所需的参数赋值列表，能够实现对各晶体管的参数进行自动赋值，所有本发明能实现标准单元库电路的自动化设计，能提高工作效率以及降低错误率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例标准单元库电路设计方法的流程图。
具体实施方式
如图1所示，是本发明实施例标准单元库电路设计方法的流程图，本发明实施例标准单元库电路设计方法包括如下步骤：
步骤一、选择一个已有工艺对应的标准单元库作为模板。
步骤二、对所述模板中的所有单元进行分级。
从各所述单元的输出级到输入级进行分级。
各所述单元中最多的级数为5级。
所述单元包括反相器，缓冲器，与门，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。
分级的方法为：
输出级为第一级，电路往里深入一级为第二级，以此类推，本发明实施例中最多分为五级。例如：
反相器：只有一级即输出级。
与门：具有两级，分别为：输出级为第一级，输入级为第二级。
触发器：具有五级，分别为：输出级为第一级，中间有两级，输入级为第四级，另外还有一级特殊级，共五级。
步骤三、根据分级结果修改所述模板中所有单元的晶体管的名字。
对所述晶体管进行命名的方法为：
第一级的晶体管用IA表示，第二级的晶体管用IB表示,第三级的晶体管用IC表示,第四级的晶体管用ID表示,特殊级的晶体管用IM表示。
第一级的晶体管分为PMOS管和NMOS管，第一级的PMOS管用IA加对应的奇数角标表示，例如：IA1,IA3,IA5,IA7等；第一级的NMOS管用IA加对应的偶数角标表示，例如：IA2,IA4,IA6,IA8等。
第二级的晶体管分为PMOS管和NMOS管，第二级的PMOS管用IB加对应的奇数角标表示，例如：IB1,IB3,IB5,IB7等；第二级的NMOS管用IB加对应的偶数角标表示，例如：IB2,IB4,IB6,IB8等
第三级的晶体管分为PMOS管和NMOS管，第三级的PMOS管用IC加对应的奇数角标表示，例如：IC1,IC3,IC5,IC7等；第三级的NMOS管用IC加对应的偶数角标表示，例如：IC2,IC4,IC6,IC8等。
第四级的晶体管分为PMOS管和NMOS管，第四级的PMOS管用ID加对应的奇数角标表示，例如：ID1,ID3,ID5,ID7等；第四级的NMOS管用ID加对应的偶数角标表示，例如：ID2,ID4,ID6,ID8等。
特殊级的晶体管对应的PMOS管和NMOS管都采用相同的IM表示。
步骤四、给出整个新工艺的标准单元库的所有晶体管所需的参数赋值列表。
所述参数复杂列表包括：
NMOS管对应的四个沟道宽度值，分别用wn0，wn1，wnx和wny表示。
PMOS管对应的四个沟道宽度值，分别用wp0，wp1，wpx和wpy表示。
所有晶体管对应的沟道宽度的全局值，用wy表示。
所有晶体管对应的沟道长度的全局值，用lx表示。
步骤五、根据所述参数赋值列表和驱动数对各级的晶体管进行参数赋值，形成新工艺对应的标准单元库。
采用skill语言对各级的晶体管进行参数赋值。根据参数赋值结果同时在脚本中对所用到的pdk进行修改。
所述驱动数包括0,1,2,3,4,5,6,8,12,16,20。
本发明实施例中的参数赋值方法为：
所有晶体管的沟道长度赋值为lx。
名字为IM的晶体管的沟道宽度赋值为wy。
第一级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值在驱动数为0时赋值为wn0，在驱动数非0时赋值为驱动数乘以wn1；
PMOS管的沟道宽度值在驱动数为0时赋值为wp0，在驱动数非0时赋值为驱动数乘以wp1。
第二级晶体管和第三级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据单元所包括的级数和驱动数在wn0、wn1、wnx和wny中选择一个值乘以对应的系数得到；
PMOS管的沟道宽度值根据单元所包括的级数和驱动数在wp0、wp1、wpx和wpy中选择一个值乘以对应的系数得到。
第四级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据驱动数选择wnx和wny中的一个得到；
PMOS管的沟道宽度值根据驱动数选择wpx和wpy中的一个得到。
本发明实施例通过已有工艺对应的标准单元库作为模板，在模板的基础上对模板中的单元进行分级并根据分级结果对所有晶体管进行命名，之后再结合晶体管的名称和新工艺对应的晶体管所需的参数赋值列表，能够实现对各晶体管的参数进行自动赋值，所有本发明实施例能实现标准单元库电路的自动化设计，能提高工作效率以及降低错误率。
现以一个含有具体参数值赋值的实例来进一步的说明本发明实施例：
一、List即参数赋值列表(共10个参数)为：
wn0＝0.53μm；
wn1＝0.77μm；
wnx＝0.26μm；
wny＝0.44μm；
wp0＝0.8μm；
wp1＝1.16μm；
wpx＝0.4μm；
wpy＝0.66μm；
wy＝0.17μm；
lx＝0.12μm。
二、对于命名为IM的管子即晶体管，定义为特殊级，无论驱动数是什么，无论是奇数还是偶数角标即不管是n管即NMOS管还是p管即PMOS管，IM对应的管子的沟道宽度都位置为WY，即WY为全局设置。
三、所有管子的沟道长度即length都设置为为全局变量LX。
四、下面结合驱动数来为第一至四级的管子进行赋值：
一级：
_0:(wp0/wn0)；
_1:(wp1/wn1)；
_2:(2wp1/2wn1)；
_3:(3wp1/3wn1)；
_4:(4wp1/4wn1)；
_5:(5wp1/5wn1)；
_6:(6wp1/6wn1)；
_8:(8wp1/8wn1)；
_10:(10wp1/10wn1)；
_12:(12wp1/12wn1)；
_16:(16wp1/16wn1)；
_20:(20wp1/20wn1)。
两级：
_0:(wp0/wn0),(wpx/wnx)；
_1:(wp1/wn1),(wpx/wnx)；
_2:(2wp1/2wn1),(wp0/wn0)；
_3:(3wp1/3wn1),(wp1/wn1)；
_4:(4wp1/4wn1),(wp1/wn1)；
_5:(5wp1/5wn1),(2wp1/2wn1)；
_6:(6wp1/6wn1),(2wp1/2wn1)；
_8:(8wp1/8wn1),(2wp1/2wn1)；
_12:(12wp1/12wn1),(3wp1/3wn1)；
_16:(16wp1/16wn1),(4wp1/4wn1)；
_20:(20wp1/20wn1),(5wp1/5wn1)。
三级：
_0:(wp0/wn0),(wpy/wny),(wpx/wnx)；
_1:(wp1/wn1),(wp0/wn0),(wpx/wnx)；
_2:(2wp1/2wn1),(wp0/wn0),(wpx/wnx)；
_3:(3wp1/3wn1),(wp1/wn1),(wpy/wny)；
_4:(4wp1/4wn1),(wp1/wn1),(wpy/wny)；
_6:(6wp1/6wn1),(2wp1/2wn1),(wp0/wn0)；
_8:(8wp1/8wn1),(2wp1/2wn1),(wp0/wn0)；
_12:(12wp1/12wn1),(3wp1/3wn1),(wp1/wn1)；
_16:(16wp1/16wn1),(4wp1/4wn1),(wp1/wn1)。
四级：
_0:(wp0/wn0),(wpy/wny),(wpx/wnx),(wpx/wnx)；
_1:(wp1/wn1),(wp0/wn0),(wpy/wny),(wpx/wnx)；
_2:(2wp1/2wn1),(wp0/wn0),(wpy/wny),(wpx/wnx)；
_3:(3wp1/3wn1),(wp1/wn1),(wpy/wny),(wpx/wnx)；
_4:(4wp1/4wn1),(wp1/wn1),(wpy/wny),(wpx/wnx)；
_6:(6wp1/6wn1),(2wp1/2wn1),(wp0/wn0),(wpy/wny)；
_8:(8wp1/8wn1),(2wp1/2wn1),(wp0/wn0),(wpy/wny)；
_12:(12wp1/12wn1),(3wp1/3wn1),(wp1/wn1),(wpy/wny)；
_16:(16wp1/16wn1),(4wp1/4wn1),(wp1/wn1),(wpy/wny)。
上面赋值方法中：
一级至四级表示对应的单元具有的级数；对于具有一级的单元，在单元中仅具有第一级晶体管；对于具有二级的单元，在单元中具有第一级晶体管和第二级晶体管；对于具有三级的单元，在单元中具有第一级晶体管、第二级晶体管和第三级晶体管；对于具有四级的单元，在单元中具有第一级晶体管、第二级晶体管、第三级晶体管和第四级晶体管。
_0、_1、_2……都表示驱动数。
驱动数后面的括号内表示对应晶体管的赋值的参数，例如四级单元中的0驱动数对应的参数赋值为：
_0:(wp0/wn0),(wpx/wnx),(wpx/wnx),(wpx/wnx)表示第0驱动的管子尺寸赋值方法，其中(wp0/wn0)为第一级即输出级的管子的尺寸，wp0为P管第一级尺寸，wn0为N管第一级尺寸，以此类推其他级尺寸。
在本发明实施例方法中，对上述管子的赋值直接通过基于Cadence的skill语言实现，能实现电路设计自动化
本发明实施例通过标准单元库电路设计的自动化，大大提高了工作效率以及最大程度降低了错误率，正常一套标准单元库电路设计周期为一个月，通过自动化设计，把设计周期减少到半天，如果不考虑特殊设计的话，大概只需要几分钟。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种标准单元库电路设计方法，其特征在于，包括如下步骤：
步骤一、选择一个已有工艺对应的标准单元库作为模板；
步骤二、对所述模板中的所有单元进行分级；
步骤三、根据分级结果修改所述模板中所有单元的晶体管的名字；
步骤四、给出整个新工艺的标准单元库的所有晶体管所需的参数赋值列表；
步骤五、根据所述参数赋值列表和驱动数对各级的晶体管进行参数赋值，形成新工艺对应的标准单元库。
2.如权利要求1所述的标准单元库电路设计方法，其特征在于：步骤二中从各所述单元的输出级到输入级进行分级。
3.如权利要求2所述的标准单元库电路设计方法，其特征在于：各所述单元中最多的级数为5级。
4.如权利要求2所述的标准单元库电路设计方法，其特征在于：所述单元包括反相器，缓冲器，与门，与非门，或门，或非门，与或门，与或非，或与，或与否，异或非，加法器，选择器，锁存器，触发器，时钟门控。
5.如权利要求3所述的标准单元库电路设计方法，其特征在于：步骤三中对所述晶体管进行命名的方法为：
第一级的晶体管用IA表示，第二级的晶体管用IB表示,第三级的晶体管用IC表示,第四级的晶体管用ID表示,特殊级的晶体管用IM表示；
所述特殊级为仅存在于具有锁存结构的锁存器和触发器中的用来提供反馈环路的一级。
6.如权利要求5所述的标准单元库电路设计方法，其特征在于：第一级的晶体管分为PMOS管和NMOS管，第一级的PMOS管用IA加对应的奇数角标表示，第一级的NMOS管用IA加对应的偶数角标表示；
第二级的晶体管分为PMOS管和NMOS管，第二级的PMOS管用IB加对应的奇数角标表示，第二级的NMOS管用IB加对应的偶数角标表示；
第三级的晶体管分为PMOS管和NMOS管，第三级的PMOS管用IC加对应的奇数角标表示，第三级的NMOS管用IC加对应的偶数角标表示；
第四级的晶体管分为PMOS管和NMOS管，第四级的PMOS管用ID加对应的奇数角标表示，第四级的NMOS管用ID加对应的偶数角标表示；
特殊级的晶体管对应的PMOS管和NMOS管都采用相同的IM表示。
7.如权利要求6所述的标准单元库电路设计方法，其特征在于：步骤四中的所述参数复杂列表包括：
NMOS管对应的四个沟道宽度值，分别用wn0，wn1，wnx和wny表示；
PMOS管对应的四个沟道宽度值，分别用wp0，wp1，wpx和wpy表示；
所有晶体管对应的沟道宽度的全局值，用wy表示；
所有晶体管对应的沟道长度的全局值，用lx表示。
8.如权利要求7所述的标准单元库电路设计方法，其特征在于：步骤五中采用skill语言对各级的晶体管进行参数赋值。
9.如权利要求8所述的标准单元库电路设计方法，其特征在于：步骤五中根据参数赋值结果同时在脚本中对所用到的pdk进行修改。
10.如权利要求8所述的标准单元库电路设计方法，其特征在于：所述驱动数包括0,1,2,3,4,5,6,8,12,16,20。
11.如权利要求8所述的标准单元库电路设计方法，其特征在于：所有晶体管的沟道长度赋值为lx。
12.如权利要求8所述的标准单元库电路设计方法，其特征在于：步骤五中名字为IM的晶体管的沟道宽度赋值为wy。
13.如权利要求8或10所述的标准单元库电路设计方法，其特征在于：步骤五中，第一级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值在驱动数为0时赋值为wn0，在驱动数非0时赋值为驱动数乘以wn1；
PMOS管的沟道宽度值在驱动数为0时赋值为wp0，在驱动数非0时赋值为驱动数乘以wp1。
14.如权利要求8或10所述的标准单元库电路设计方法，其特征在于：步骤五中，第二级晶体管和第三级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据单元所包括的级数和驱动数在wn0、wn1、wnx和wny中选择一个值乘以对应的系数得到；
PMOS管的沟道宽度值根据单元所包括的级数和驱动数在wp0、wp1、wpx和wpy中选择一个值乘以对应的系数得到。
15.如权利要求8或10所述的标准单元库电路设计方法，其特征在于：步骤五中，第四级晶体管的宽度参数赋值方法为：
NMOS管的沟道宽度值根据驱动数选择wnx和wny中的一个得到；
PMOS管的沟道宽度值根据驱动数选择wpx和wpy中的一个得到。
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