CN108804272A - 一种高速的闪存模拟器及其模拟方法 - Google Patents

一种高速的闪存模拟器及其模拟方法 Download PDF

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Abstract

本发明涉及存储设备技术领域，尤其涉及一种高速的闪存模拟器及其模拟方法。本发明提供一种闪存的模拟方法，用于模拟器，该模拟器用以电性连接带NandFlash接口的主机，该模拟方法包括：读数据的处理流程；读错误记录信息的处理流程；擦除块的处理流程；写（编程）数据的处理流程。本发明的有益效果是：1、闪存模拟器采用可编程逻辑本器件，成本便宜；2、全兼容闪存接口；3、数据存储用DRAM/SRAM代替闪存，读写速度快；4、实际运行时间可以缩短到原来的十分之一甚至到百分之一；5、大幅度的加快了测试验证速度，大幅度的节省研发/测试成本。

Description

一种高速的闪存模拟器及其模拟方法
技术领域
本发明涉及存储设备技术领域，尤其涉及一种高速的闪存模拟器及其模拟方法。
背景技术
当前闪存控制开发也验证过程中，均采用控制器（或者用可编程逻辑门器件（FPGA）模拟的控制器）直接和真实的闪存连接，用巨大量的数据，各种随机和特定数据来写入闪存并回读校验数据，以此来验证控制器硬件模块/软件控制逻辑算法是否有缺陷；但是闪存的特点是其数据写入速度（单片闪存写入读取10-100MB/S），远低于其数据读取速度（单片闪存读取速度40MB—667MB/S）；巨量的数据写入和回读，需要花费巨量的时间才能完成一次测试，研发人员在通过测试发现的问题进行升级和修正错误，然后还需要进行重复测试来验证效果；
在测试花费的时间中，对于研发人员的来说，是个很大的浪费，这个过程中能够做的事情很少；这样会导致企业一个产品的验证和研发周期很长，同时研发人员的工作量不饱和，研发成本浪费。如果能够在不改变测试需求的前提下，缩短测试过程所花费的时间成本和人力成本，可以为企业降低很大的研发成本，并能够缩短研发时间，加快新产品的上市。
发明内容
针对现有技术中存在的缺陷或不足，本发明所要解决的技术问题是：提供一种高速的闪存模拟器及其模拟方法，读写速度快，成本低廉，测试验证速度快。
为了实现上述目的，本发明采取的技术方案为提供一种闪存的模拟方法，用于模拟器，该模拟器用以电性连接带NandFlash接口的主机，该模拟方法包括：
读数据的处理流程；
读错误记录信息的处理流程；
擦除块的处理流程；
写（编程）数据的处理流程。
作为本发明的进一步改进，带NandFlash接口的主机通过 NandFlash读数据的处理流程包括以下步骤：
A1：接收主机读数据请求的命令；
A2：接收主机的地址信息，判断地址信息是否合法：如果是合法的，进入步骤A3，如果是不合法的，进入步骤A4并结束；
A3：地址信息是合法的，查找对照表，得到了在DRAM/SRAM中的地址；
A4：地址信息不是合法的，在另外表格中记录该项错误信息；
A5：设定DMA控制器参数，启动DMA控制器；
A6：DMA控制器从DRAM/SRAM读取数据通过NandFlash IF（Interface）接口传送给主机；
A7：DMA控制出宋特定标记的数据给主机；
作为本发明的进一步改进，主机通过NandFlash IF接口读错误记录信息的处理流程包括以下步骤：
B1：接收主机读错误记录请求；
B2：将错误信息记录表格数据返回给主机。
作为本发明的进一步改进，主机通过NandFlash IF接口擦除块的处理流程包括以下步骤：
C1：接收主机擦除块请求；
C2：接收主机的地址信息，判断地址是否合法：如果是不合法进入步骤C3并结束，如果是合法进入步骤C4;
C3：在另外表格中记录该项错误信息；
C4：查对照表，得到在DRAM/SRAM中的地址；
C5：将对应区域的写入全FF数据；
C6：记录当前区域为以擦除状态。
作为本发明的进一步改进，主机通过NandFlash IF接口写（编程）数据的处理流程包括以下步骤：
D1：接收主机写（编程）数据请求；
D2：接收主机的地址信息，判断是否合法；如果是合法，进入步骤D3，如果是不合法，进入步骤D4；
D3：接受主机数据并丢弃，在另外表格中记录该项错误信息并结束；
D4：检查对应地址区域是否为已擦除状态；如果不是，进入步骤D5，如果是，进入步骤D6；
D5：接受主机数据到内部SRAM，将内部SRAM中的数据随机化或者特定化，在另外表格中记录该项错误信息并执行步骤D9；
D6：查表格，得到主机地址对应在外部SRAM /DRAM中的地址；
D7：初始化模拟器内部SRAM数据为某一特征数据；
D8：接受主机数据到模拟器累不SRAM；
D9：等待主机发送编程命令；
D10：将内部SRAM数据传送到外部SRAM /DRAM中；
D11：记录当前地址处于已编程状态。
一种高速的闪存模拟器，用以模拟一闪存，该模拟器包括带NandFlash接口的主机、闪存控制器、闪存模拟器和数据存储设备DRAM/SRAM，该闪存模拟器模拟一个闪存接口连接到闪存控制器并与之进行数据或指令流交互通信，闪存模拟器与数据存储设备DRAM/SRAM进行相互数据流通信，闪存控制器与带NandFlash接口的主机进行通信。
作为本发明的进一步改进，所述闪存模拟器还包括NandFlash IF接口、SRAM、SRAM/DRM IF接口、DMA控制器、Command Register、Address Register、Control LogicBlock、Error Info Table，
NandFlash IF接口，用于与SRAM进行数据传输，用于与DMA进行DMA数据传输，用于给Command Register发送和接收命令，用于给Address Register提供地址；
SRAM，与SRAM/DRAM IF接口进行数据传输；
DMA控制器，与SRAM/DRAM IF接口进行DMA数据传输，与Control Logic Block进行数据和指令的发送和接收，与Control Logic Block进行数据和控制指令的发送和接收；
Command Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收；
Control Logic Block单元，与Error Info Table单元进行数据传输，与SRAM IF接口进行数据和指令的发送和接收；
Address Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收。
本发明的有益效果是：1、闪存模拟器采用可编程逻辑本器件，成本便宜，不用定制芯片，定制芯片的流片费用高昂。DRAM采用电脑主机的DDR内存，是一种应用广泛的廉价存储器；
2、闪存模拟器模拟一个闪存接口连接到原闪存控制器，全兼容闪存接口，闪存控制器无需为闪存模拟器做修改或者开发；相当于透明设备；
3、数据存储用DRAM/SRAM代替闪存，DRAM/SRAM的读写速度原高于闪存速度，采购个人电脑主机的DDR 类型DRAM，接口读写速度可以达到几千兆字节到几万兆字节每秒的速度；
4、用闪存模拟器和真实闪存相比，同样的数据量的读写操作，实际运行时间可以缩短到原来的十分之一甚至到百分之一；
5、大幅度的加快了测试验证速度，大幅度的节省研发/测试成本；
6、根据闪存特性，可以在闪存模拟器中加入闪存特性逻辑检查功能，可以快速的发现闪存控制操作闪存时存在的一些逻辑错误，比如对一个特定闪存区域的重复写入（闪存规定再次写入之前已经要先擦除该区域）。
附图说明
图1是本发明主机通过NandFlash IF接口擦除块的处理流程图；
图2是本发明主机通过NandFlash IF接口读错误记录信息的处理流程图；
图3是本发明主机通过NandFlash IF接口读数据的处理流程图；
图4是本发明主机通过NandFlash IF接口写（编程）数据的处理流程图；
图5是本发明内侧模拟器内部功能框图。
具体实施方式
下面结合附图说明及具体实施方式对本发明进一步说明。
如图1-5所示， 本发明提供一种闪存的模拟方法，用于模拟器，该模拟器用以电性连接带NandFlash接口的主机，该模拟方法包括：
读数据的处理流程；
读错误记录信息的处理流程；
擦除块的处理流程；
写（编程）数据的处理流程。
如图3所示，带NandFlash接口的主机通过 NandFlash读数据的处理流程包括以下步骤：
A1：接收主机读数据请求的命令；
A2：接收主机的地址信息，判断地址信息是否合法：如果是合法的，进入步骤A3，如果是不合法的，进入步骤A4并结束；
A3：地址信息是合法的，查找对照表，得到了在DRAM/SRAM中的地址；
A4：地址信息不是合法的，在另外表格中记录该项错误信息；
A5：设定DMA控制器参数，启动DMA控制器；
A6：DMA控制器从DRAM/SRAM读取数据通过NandFlash IF接口（模拟器）传送给主机；
A7：DMA控制出宋特定标记的数据给主机；
如图2所示，主机通过NandFlash IF接口读错误记录信息的处理流程包括以下步骤：
B1：接收主机读错误记录请求；
B2：将错误信息记录表格数据返回给主机。
如图1所示，主机通过NandFlash IF接口擦除块的处理流程包括以下步骤：
C1：接收主机擦除块请求；
C2：接收主机的地址信息，判断地址是否合法：如果是不合法进入步骤C3并结束，如果是合法进入步骤C4;
C3：在另外表格中记录该项错误信息；
C4：查对照表，得到在DRAM/SRAM中的地址；
C5：将对应区域的写入全FF数据；
C6：记录当前区域为以擦除状态。
如图4所示，主机通过NandFlash IF接口写（编程）数据的处理流程包括以下步骤：
D1：接收主机写（编程）数据请求；
D2：接收主机的地址信息，判断是否合法；如果是合法，进入步骤D3，如果是不合法，进入步骤D4；
D3：接受主机数据并丢弃，在另外表格中记录该项错误信息并结束；
D4：检查对应地址区域是否为已擦除状态；如果不是，进入步骤D5，如果是，进入步骤D6；
D5：接受主机数据到内部SRAM，将内部SRAM中的数据随机化或者特定化，在另外表格中记录该项错误信息并执行步骤D9；
D6：查表格，得到主机地址对应在外部SRAM /DRAM中的地址；
D7：初始化模拟器内部SRAM数据为某一特征数据；
D8：接受主机数据到模拟器累不SRAM；
D9：等待主机发送编程命令；
D10：将内部SRAM数据传送到外部SRAM /DRAM中；
D11：记录当前地址处于已编程状态。
如图5所示，一种高速的闪存模拟器，用以模拟一闪存，该模拟器包括带NandFlash接口的主机、闪存控制器、闪存模拟器和数据存储设备DRAM/SRAM，该闪存模拟器模拟一个闪存接口连接到闪存控制器并与之进行数据或指令流交互通信，闪存模拟器与数据存储设备DRAM/SRAM进行相互数据流通信，闪存控制器与带NandFlash接口的主机进行通信。
所述闪存模拟器包括NandFlash IF接口、SRAM、SRAM/DRM IF接口、DMA控制器、Command Register、Address Register、Control Logiv Block、Error Info Table，
NandFlash IF接口，用于与SRAM进行数据传输，用于与DMA进行DMA数据传输，用于给Command Register发送和接收命令，用于给Address Register提供地址；
SRAM，与SRAM/DRAM IF接口进行数据传输；
DMA控制器，与SRAM/DRAM IF接口进行DMA数据传输，与Control Logic Block单元进行数据和指令的发送和接收，与Control Logic Block单元进行数据和控制指令的发送和接收；
Command Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收；
Control Logic Block单元，与Error Info Table单元进行数据传输，与SRAM IF接口进行数据和指令的发送和接收；
Address Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种闪存的模拟方法，用于模拟器，其特征在于：该模拟器用以
电性连接带NandFlash接口的主机，该模拟方法包括：
读数据的处理流程；
读错误记录信息的处理流程；
擦除块的处理流程；
写（编程）数据的处理流程。
2.根据权利要求1所述的模拟方法，其特征在于，带NandFlash接口的主机通过NandFlash读数据的处理流程包括以下步骤：
A1：接收主机读数据请求的命令；
A2：接收主机的地址信息，判断地址信息是否合法：如果是合法的，进入步骤A3，如果是不合法的，进入步骤A4并结束；
A3：地址信息是合法的，查找对照表，得到了在DRAM/SRAM中的地址；
A4：地址信息不是合法的，在另外表格中记录该项错误信息；
A5：设定DMA控制器参数，启动DMA控制器；
A6：DMA控制器从DRAM/SRAM读取数据通过NandFlash IF接口传送给主机；
A7：DMA控制出宋特定标记的数据给主机。
3.根据权利要求1所述的模拟方法，其特征在于，主机通过NandFlash IF接口读错误记录信息的处理流程包括以下步骤：
B1：接收主机读错误记录请求；
B2：将错误信息记录表格数据返回给主机。
4.根据权利要求1所述的模拟方法，其特征在于：主机通过NandFlash IF接口擦除块的处理流程包括以下步骤：
C1：接收主机擦除块请求；
C2：接收主机的地址信息，判断地址是否合法：如果是不合法进入步骤C3并结束，如果是合法进入步骤C4;
C3：在另外表格中记录该项错误信息；
C4：查对照表，得到在DRAM/SRAM中的地址；
C5：将对应区域的写入全FF数据；
C6：记录当前区域为以擦除状态。
5.根据权利要求1所述的模拟方法，其特征在于，主机通过NandFlash IF接口写（编程）数据的处理流程包括以下步骤：
D1：接收主机写（编程）数据请求；
D2：接收主机的地址信息，判断是否合法；如果是合法，进入步骤D3，如果是不合法，进入步骤D4；
D3：接受主机数据并丢弃，在另外表格中记录该项错误信息并结束；
D4：检查对应地址区域是否为已擦除状态；如果不是，进入步骤D5，如果是，进入步骤D6；
D5：接受主机数据到内部SRAM，将内部SRAM中的数据随机化或者特定化，在另外表格中记录该项错误信息并执行步骤D9；
D6：查表格，得到主机地址对应在外部SRAM /DRAM中的地址；
D7：初始化模拟器内部SRAM数据为某一特征数据；
D8：接受主机数据到模拟器累不SRAM；
D9：等待主机发送编程命令；
D10：将内部SRAM数据传送到外部SRAM /DRAM中；
D11：记录当前地址处于已编程状态。
6.一种高速的闪存模拟器，用以模拟一闪存，其特征在于，该模拟器包括带NandFlash接口的主机、闪存控制器、闪存模拟器和数据存储设备DRAM/SRAM，该闪存模拟器模拟一个闪存接口连接到闪存控制器并与之进行数据或指令流交互通信，闪存模拟器与数据存储设备DRAM/SRAM进行相互数据流通信，闪存控制器与带NandFlash接口的主机进行通信。
7.根据权利要求6所述的高速的闪存模拟器，其特征在于：所述闪存模拟器还包括NandFlash IF接口、SRAM、SRAM/DRAM IF接口、DMA控制器、Command Register单元、AddressRegister单元、Control Logic Block单元、Error Info Table单元；
NandFlash IF接口，用于与SRAM进行数据传输，用于与DMA进行DMA数据传输，用于给Command Register发送和接收命令，用于给Address Register提供地址；
SRAM，与SRAM/DRAM IF接口进行数据传输；
DMA控制器，与SRAM/DRAM IF接口进行DMA数据传输，与Control Logic Block单元进行数据和指令的发送和接收，与Control Logic Block单元进行数据和控制指令的发送和接收；
Command Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收；
Control Logic Block单元，与Error Info Table单元进行数据传输，与SRAM IF接口进行数据和指令的发送和接收；
Address Register单元，用于与Control Logic Block单元进行数据和指令的发送和接收。
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