CN108763141A - 一种irig-b码码元无极性数据处理装置及方法 - Google Patents
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Abstract
本发明公开了一种IRIG‑B码码元无极性数据处理装置及方法，装置包括：信号逻辑判断单元：对连续采样得到的N个B码码元进行P码个数的判断；电平翻转单元：当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。本发明通过装置与方法两种方式实现的B码码元无极性接收，对连续采样得到的N个B码码元进行P码个数的判断，当P码个数大于阈值时，对输入的B码码元进行逻辑翻转，解决现有技术需要与接收机的RS422电平转换设备极性要对应，不能接反否则不能识别该B码信号的问题。
Description
技术领域
本发明涉及时间统一领域，尤其涉及一种IRIG-B码码元无极性数据处理装置及方法。
背景技术
在某些特殊应用场景，经常会用到IRIG-B码校时。为了提高抗干扰能力，IRIG-B通常采用差分信号进行数据传输，D+和D-的差表示一个位元的值。若时统设备与B码接收机之间，数据通路的极性不正确时，则会导致B码接收数据错误或者无效。
其中，对于上述部分术语的具体定义包括：
IRIG-B码：IRIG-B格式时间码（简称B码）为国际通用时间格式码，用于各系统的时间同步。
位元：把1秒时间平均分成100段，每段持续时间为10毫秒，表示一个位元。其定义为：'0'：先高电平持续2ms，后低电平持续8ms；'1'：先高电平持续5ms，后低电平持续5ms；'P'：先高电平持续8ms，后低电平持续2ms。
当IRIG-B码的基准位置的前一位元为P码，基准点位元也是一P码，两个P码连续出现。而在B码序列中无其他任何位置连续出现两个或两个以上P码。通过找出连续B码中连续两个P码，可确定出B码的起点。
由于来自时统设备的IRIG-B(DC)码为RS422接口信号，需要经过电平转换为TTL信号，再送至单片机，由单片机对该信号进行采样。这种处理方式，要求时统设备输出的B码信号与接收机的RS422电平转换设备极性要对应，不能接反，否则不能识别该B码信号。为了保证B码接收信号的正确性和有效性，需要一种为了实现对B码信号无极性接收的数据处理装置及方法。
发明内容
本发明的目的在于克服现有技术的不足，提供一种IRIG-B码码元无极性数据处理装置及方法。
本发明的目的是通过以下技术方案来实现的：一种IRIG-B码码元无极性数据处理装置，包括：
信号逻辑判断单元：对连续采样得到的N个B码码元进行P码个数的判断；
电平翻转单元：当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
进一步地，所述的装置还包括：
采样单元：对输入信号进行采样，采样得到的信号输出至信号逻辑判断单元；
校时单元，对经过电平翻转单元处理后的信号进行解码，形成时钟信息后发送出去。
进一步地，所述的装置还包括：
时统设备，用于产生IRIG-B码；
电平转换单元，用于将接收到的来自时统设备的IRIG-B码转换为TTL电平信号，并发送至采样单元。
进一步地，所述的采样单元、信号逻辑判断单元、电平翻转单元和校时单元集成于FPGA内部。
进一步地，所述的校时单元与本地总线连接，用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
一种IRIG-B码码元无极性数据处理方法，包括数据判断与翻转步骤，所述的数据判断与翻转步骤包括以下子步骤：
对连续采样得到的N个B码码元进行P码个数的判断，是否P码个数是否大于阈值；
当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
进一步地，所述的方法还包括位于数据判断与翻转步骤之前的采样步骤和位于数据判断与翻转步骤之后的解码步骤；
所述的采样步骤包括：对输入信号进行采样；
所述的解码步骤包括：对经过翻转处理后的信号进行解码，形成时钟信息后发送出去。
进一步地，所述的方法还包括位于采样步骤之前的码元产生与电平转换步骤，包括以下子步骤：
时统设备产生IRIG-B码；
将接收到的来自时统设备的IRIG-B码转换为待采样的TTL电平信号。
进一步地，所述的采样步骤、数据判断与翻转步骤和解码步骤均在FPGA内部实现。
进一步地，用于解码步骤的校时单元与本地总线连接，还用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
本发明的有益效果是：
（1）本发明通过装置与方法两种方式实现的B码码元无极性接收，对连续采样得到的N个B码码元进行P码个数的判断，当P码个数大于阈值时，对输入的B码码元进行逻辑翻转，解决现有技术需要与接收机的RS422电平转换设备极性要对应，不能接反否则不能识别该B码信号的问题。
（2）具体地，本申请对输入信号进行采样，计算输入信号的高电平时间和低电平时间，再通过信号逻辑判断单元进行预处理P码信息实现极性判断，并对信号进行重新组合，最后配合校时单元把解码后的时钟信息传递出去。本发明可移植性强、使用方便、结构简单、成本低，可大大提高工作效率。
附图说明
图1为本发明结构方框图；
图2为信号逻辑判断单元实现方式示意图；
图3为电平翻转单元实现方式示意图；
图4为电平转换单元实现示意图；
图5为本发明方法流程图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案：
如图1所示，一种IRIG-B码码元无极性数据处理装置，包括：
信号逻辑判断单元：对连续采样得到的N个B码码元进行P码个数的判断；
电平翻转单元：当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
具体地，在本实施例中，P码的具体实现方式为为先高电平持续8ms，后低电平持续2ms，即当信号逻辑判断单元进行P码个数的判断过程中，当收到连续的“0x80”和“0xFE”的脉冲信号时，即可判断此为一个P码。而由于在正常传输过程中，一定的数量B码的P码数量会处于一定阈值内，当检测到P码超过该阈值时（如图2所示），则会认为该组B码电平需要逻辑翻转，因此通过电平翻转单元进行电平翻转（如图3所示）。在本实施例中，所述的N取100。
更优地，如图1所示，所述的装置还包括：
采样单元：对输入信号进行采样，采样得到的信号输出至信号逻辑判断单元；
校时单元，对经过电平翻转单元处理后的信号进行解码，形成时钟信息后发送出去。
其中，采样单元用于对输入信号进行采样，并计算所述输入信号的高电平时间和低电平时间，方便信号逻辑判断单元进行判断。
而校时单元的详细作用为在获取到正确电平的B码时钟信号后，对时钟信号进行解码和校准，可获得精度误差在1ms内的时钟信号。其操作流程如下：
（1）对正确电平的时钟信号进行采样；
（2）在码流中找到连续的2个P码，并将第2个P码作为1帧B码的开始；
（3）根据B码时钟格式，从中提取出秒、分、时、日、年信号；
（4）在第2个P码的起始时刻，通过计数器（优选为FPGA内部的计数器），计算对应毫秒信息，随采集的B码时钟，一并存入寄存器中，由上位机主动从该校时单元读取该时钟信息。
更优地，基于上述内容的实现，在本实施例中，如图1所示，所述的装置还包括：
时统设备，用于产生IRIG-B码；
电平转换单元，用于将接收到的来自时统设备的IRIG-B码转换为TTL电平信号，并发送至采样单元。
具体地，时统设备的IRIG-B(DC)码为RS422信号，经过电平转换单元转换为变成TTL电平并发送至采样单元。
在本实施例中，电平转换单元的实现如图4所示，采用SP485EEN芯片。SP485E是一个满足半双工收发器，具有增强ESD性能的RS-485和RS-422串行协议的规范。对于人体模型和IEC1004-4-2空气放电方法，该装置的ESD耐受性提高到超过+15kV。该设备是PIN到PIN兼容Sipex的SP485设备，以及流行的行业标准。与原始版本一样，SP485E具有Sipex的BiCMOS设计，允许低功耗操作而不牺牲性能。SP485E满足RS-485和RS-422协议在负载下达到10MbPS的要求。
其中，SP485EEN芯片具有8个引脚，如图2所示，分别为：
（1）第一引脚Pin 1–RO–Receiver Output，接收机输出；
（2）第二引脚Pin 2–RE–Receiver Output Enable Active LOW，接收器输出启动低电平；
（3）第三引脚Pin 3–DE–Driver Output Enable Active HIGH，驱动器输出启用高电平；
（4）第四引脚Pin 4–DI Driver Input，驱动器输入端；
（5）第五引脚Pin 5–GND–Ground Connection，接地端；
（6）第六引脚Pin 6–A–Driver Output/Receiver Input Non-inverting，驱动器输出/接收器非反相输入；
（7）第七引脚Pin 7–B–Driver Output/Receiver Input，Inverting.驱动器输出/接收器反相输入；
（8）第八引脚Pin 8–Vcc–Positive Supply 4.75V<Vcc< 5.25V，电源输入引脚。
而在本实施例中，第二、第三和第四引脚接地，使得接收器输入启动，而驱动器输出不启用；接地引脚即第五引脚也接地，第八引脚电源输入引脚接入5V电源VDD，同时通过两个接地电容C83和C84降低电源波动。第六引脚和/或第七引脚接入时统设备的IRIG-B码，第一引脚向采样单元输出转换完成的TTL信号。
更优地，在本实施例中，所述的采样单元、信号逻辑判断单元、电平翻转单元和校时单元集成于FPGA内部。具体地，本实施例的具体实现方式如下：来自时统设备的IRIG-B(DC)码为RS422信号，经过电平转换单元转换为变成TTL电平，送至FPGA内部。FPGA通过采样单元对输入TTL信号进行采样，计算输入信号的高电平时间和低电平时间，再通过信号逻辑判断单元进行预处理P码信息，实现极性判断，并把信息传递给电平翻转单元对信号进行重新组合，并配合校时单元把解码后的时钟信息传递出去。
更优地，在本实施例中，所述的校时单元与本地总线连接，用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
对应地，本实施例还提供一种IRIG-B码码元无极性数据处理方法，如图5所示，包括数据判断与翻转步骤，所述的数据判断与翻转步骤包括以下子步骤：
对连续采样得到的N个B码码元进行P码个数的判断，是否P码个数是否大于阈值；
当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
其中，类似地，P码的具体实现方式为为先高电平持续8ms，后低电平持续2ms，即当信号逻辑判断单元进行P码个数的判断过程中，当收到连续的“0x80”和“0xFE”的脉冲信号时，即可判断此为一个P码。而由于在正常传输过程中，一定的数量B码的P码数量会处于一定阈值内，当检测到P码超过该阈值时，则会认为该组B码电平需要逻辑翻转，因此进行电平翻转。在本实施例中，所述的N取100。
对应地，在本实施例中，如图5所示，所述的方法还包括位于数据判断与翻转步骤之前的采样步骤和位于数据判断与翻转步骤之后的解码步骤；
所述的采样步骤包括：对输入信号进行采样；
所述的解码步骤包括：对经过翻转处理后的信号进行解码，形成时钟信息后发送出去。
其中，采样步骤用于对输入信号进行采样，并计算所述输入信号的高电平时间和低电平时间，方便信号逻辑判断单元进行判断。
而解码步骤的详细作用为在获取到正确电平的B码时钟信号后，对时钟信号进行解码和校准，可获得精度误差在1ms内的时钟信号。其操作流程如下：
（1）对正确电平的时钟信号进行采样；
（2）在码流中找到连续的2个P码，并将第2个P码作为1帧B码的开始；
（3）根据B码时钟格式，从中提取出秒、分、时、日、年信号；
（4）在第2个P码的起始时刻，通过计数器（优选为FPGA内部的计数器），计算对应毫秒信息，随采集的B码时钟，一并存入寄存器中，由上位机主动从该本步骤输出的时钟信息进行获取。
对应地，在本实施例中，如图5所示，所述的方法还包括位于采样步骤之前的码元产生与电平转换步骤，包括以下子步骤：
时统设备产生IRIG-B码；
将接收到的来自时统设备的IRIG-B码转换为待采样的TTL电平信号。
具体地，时统设备的IRIG-B(DC)码为RS422信号，经过电平转换单元转换为变成TTL电平并发送至采样单元。
在本实施例中，电平转换单元的实现如图4所示，采用SP485EEN芯片。SP485E是一个满足半双工收发器，具有增强ESD性能的RS-485和RS-422串行协议的规范。对于人体模型和IEC1004-4-2空气放电方法，该装置的ESD耐受性提高到超过+15kV。该设备是PIN到PIN兼容Sipex的SP485设备，以及流行的行业标准。与原始版本一样，SP485E具有Sipex的BiCMOS设计，允许低功耗操作而不牺牲性能。SP485E满足RS-485和RS-422协议在负载下达到10MbPS的要求。
其中，SP485EEN芯片具有8个引脚，如图2所示，分别为：
（1）第一引脚Pin 1–RO–Receiver Output，接收机输出；
（2）第二引脚Pin 2–RE–Receiver Output Enable Active LOW，接收器输出启动低电平；
（3）第三引脚Pin 3–DE–Driver Output Enable Active HIGH，驱动器输出启用高电平；
（4）第四引脚Pin 4–DI Driver Input，驱动器输入端；
（5）第五引脚Pin 5–GND–Ground Connection，接地端；
（6）第六引脚Pin 6–A–Driver Output/Receiver Input Non-inverting，驱动器输出/接收器非反相输入；
（7）第七引脚Pin 7–B–Driver Output/Receiver Input，Inverting.驱动器输出/接收器反相输入；
（8）第八引脚Pin 8–Vcc–Positive Supply 4.75V<Vcc< 5.25V，电源输入引脚。
而在本实施例中，第二、第三和第四引脚接地，使得接收器输入启动，而驱动器输出不启用；接地引脚即第五引脚也接地，第八引脚电源输入引脚接入5V电源VDD，同时通过两个接地电容C83和C84降低电源波动。第六引脚和/或第七引脚接入时统设备的IRIG-B码，第一引脚向采样单元输出转换完成的TTL信号。
对应地，在本实施例中，所述的采样步骤、数据判断与翻转步骤和解码步骤均在FPGA内部实现。
对应地，在本实施例中，用于解码步骤的校时单元与本地总线连接，还用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
本发明是通过实施例来描述的，但并不对本发明构成限制，参照本发明的描述，所公开的实施例的其他变化，如对于本领域的专业人士是容易想到的，这样的变化应该属于本发明权利要求限定的范围之内。
Claims (10)
1.一种IRIG-B码码元无极性数据处理装置，其特征在于：包括：
信号逻辑判断单元：对连续采样得到的N个B码码元进行P码个数的判断；
电平翻转单元：当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
2.根据权利要求1所述的一种IRIG-B码码元无极性数据处理装置，其特征在于：所述的装置还包括：
采样单元：对输入信号进行采样，采样得到的信号输出至信号逻辑判断单元；
校时单元，对经过电平翻转单元处理后的信号进行解码，形成时钟信息后发送出去。
3.根据权利要求2所述的一种IRIG-B码码元无极性数据处理装置，其特征在于：所述的装置还包括：
时统设备，用于产生IRIG-B码；
电平转换单元，用于将接收到的来自时统设备的IRIG-B码转换为TTL电平信号，并发送至采样单元。
4.根据权利要求2所述的一种IRIG-B码码元无极性数据处理装置，其特征在于：所述的采样单元、信号逻辑判断单元、电平翻转单元和校时单元集成于FPGA内部。
5.根据权利要求2所述的一种IRIG-B码码元无极性数据处理装置，其特征在于：所述的校时单元与本地总线连接，用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
6.一种IRIG-B码码元无极性数据处理方法，其特征在于：包括数据判断与翻转步骤，所述的数据判断与翻转步骤包括以下子步骤：
对连续采样得到的N个B码码元进行P码个数的判断，是否P码个数是否大于阈值；
当P码个数大于阈值时，对输入的B码码元进行逻辑翻转。
7.根据权利要求6所述的一种IRIG-B码码元无极性数据处理方法，其特征在于：所述的方法还包括位于数据判断与翻转步骤之前的采样步骤和位于数据判断与翻转步骤之后的解码步骤；
所述的采样步骤包括：对输入信号进行采样；
所述的解码步骤包括：对经过翻转处理后的信号进行解码，形成时钟信息后发送出去。
8.根据权利要求7所述的一种IRIG-B码码元无极性数据处理方法，其特征在于：所述的方法还包括位于采样步骤之前的码元产生与电平转换步骤，包括以下子步骤：
时统设备产生IRIG-B码；
将接收到的来自时统设备的IRIG-B码转换为待采样的TTL电平信号。
9.根据权利要求7所述的一种IRIG-B码码元无极性数据处理方法，其特征在于：所述的采样步骤、数据判断与翻转步骤和解码步骤均在FPGA内部实现。
10.根据权利要求7所述的一种IRIG-B码码元无极性数据处理方法，其特征在于：用于解码步骤的校时单元与本地总线连接，还用于从本地总线获取外部发送的读信号和地址信号、并根据所述地址信号向本地总线发送所述时钟信息。
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