CN108736840A - 基于差分耦合线的毫米波放大器匹配电路 - Google Patents

Abstract

本发明公开一种基于差分耦合线的毫米波放大器匹配电路，属于射频与毫米波太赫兹集成电路设计领域，该电路由两级放大电路和连接于两级放大电路间的匹配网络构成；各级放大电路均分别包括一个NMOS晶体管、一个反馈电容和一组差分耦合线；所述匹配网络分为输入匹配网络、级间匹配网络和输出匹配网络；所述输入匹配网络采用第三差分耦合线，所述级间匹配网络包括第四差分耦合线和第一隔直电容，所述输出匹配网络包括第五差分耦合线和第二隔直电容；各组差分耦合线均分别由两根平行放置且相互耦合的传输线组成。本发明在保证功耗不变的前提下，能大幅提高增益，同等条件下增强稳定性，减小版图面积，从而提高放大器的性能。

Description

基于差分耦合线的毫米波放大器匹配电路

技术领域

本发明属于射频与毫米波太赫兹集成电路设计领域，特别涉及一种基于差分耦合线的毫米波放大器匹配电路。

背景技术

21世纪以来，信息技术的爆炸式增长带动了集成电路产业的飞速发展。一方面用户的通信速率需求快速增长，导致2G、3G、4G、WLAN的通信速度越来越难满足用户的需求，另一方面，低频的频谱资源也越来越少，一些新的应用很难在该范围内找到频段。这一背景下催生了毫米波的应用。2009年IRTS(International Technology Roadmap forSemiconductors，国际半导体工艺路线图)定义的毫米波波段为10GHz～100GHz，太赫兹波段为100GHz～10THz，相对于低频段有着较宽的频谱资源。由于上述原因，导致毫米波太赫兹段下的芯片应用设计得到了学术领域和工业界的关注。

工作在射频毫米波太赫兹波段的低噪声放大器(LNA)，需要在满足低成本、低功耗的同时实现高增益、宽频带覆盖范围、充足的电路稳定性。匹配网络的设计在放大器的设计中非常重要，因为它直接影响放大器的增益、带宽以及放大器的稳定性。现有的基于变压器的放大器匹配电路组成如图1所示，该电路由两级放大电路和连接于两级放大电路间的匹配网络构成；各级放大电路均分别包括一个NMOS(Negative channel–Metal–Oxide-Semiconductor，N型金属氧化物半导体)晶体管、一个反馈电容和一组差分耦合线；匹配网络分为输入匹配网络、级间匹配网络和输出匹配网络，输入匹配网络采用变压器TF1，级间匹配网络由变压器TF2和隔直电容C3构成，输出匹配网络由变压器TF3和隔直电容C4构成。其中，每组对差分耦合线CP T-Line由两根平行放置且相互耦合的传输线组成，每对传输线相互耦合如图2，图2中箭头用来显示两根传输线的相互耦合的磁场分布，初级传输线的上下两端分别标号为1、2，次级传输线的上下两端分别标号为3、4。每个变压器TF由两个相互耦合的电感线圈组成。初级电感线圈的上下两端分别标号为1、2，次级电感线圈的上下两端分别标号为3、4。放大电路中，第一级放大电路由NMOS晶体管MN1、反馈电容C1、差分耦合线CP T-Line1组成，NMOS晶体管MN1的漏极接到差分耦合线CP T-Line1的4端口，差分耦合线CP T-Line1的3端口接电源VDD，耦合信号通过差分耦合线CP T-Line1的1端口接反馈电容C1一端，反馈电容C1另一端接回NMOS晶体管MN1的栅极，差分耦合线CP T-Line1的2端口接地；第二级放大电路由NMOS晶体管MN2、反馈电容C2、差分耦合线CP T-Line2组成，NMOS晶体管MN2的漏极接到差分耦合线CP T-Line2的4端口，差分耦合线CP T-Line2的3端口接电源VDD，耦合信号通过差分耦合线CP T-Line2的1端口接反馈电容C2一端，反馈电容C2另一端接回NMOS晶体管MN2的栅极，差分耦合线CP T-Line2的2端口接地。匹配网络中：输入匹配网络由变压器TF1完成，变压器TF1的1端口接输入信号RFIN，变压器TF1的2端口接地，变压器TF1的3端口接第一级放大电路中NMOS晶体管MN1的栅极，变压器TF1的4端口接电压偏置Vbias；级间匹配网络由变压器TF2和隔直电容C3完成，变压器TF2的1端口接NMOS晶体管MN1的漏级，变压器TF2的2端口接隔直电容C3一端，隔直电容C3另一端接地，变压器TF2的3端口接第二级放大电路中NMOS晶体管MN2的栅极，变压器TF2的4端口接电压偏置Vbias；输出匹配网络由变压器TF3和隔直电容C4完成，变压器TF3的1端口接NMOS晶体管MN2的漏级，变压器TF3的2端口接隔直电容C4一端，隔直电容C4另一端接地，变压器TF3的3端口接输出信号RFOUT，变压器TF3的4端口接地。

现有的基于变压器的放大器匹配电路在射频与毫米波太赫兹波段下，波长变得很短，尽管芯片面积减小了，降低了成本，但是对于变压器作为输入输出匹配、级间匹配这类无源部分的设计也增加了难度，版图布局变得更加困难。其次，CMOS工艺的有损硅衬底和变压器作为无源器件较低的品质因素Q会在匹配电路中进一步增加信号的损失，在高频下这种损耗变得很大，会降低功率放大器的增益，因此，在这样高频率的波段就难以获得可以覆盖一定带宽的足够大的增益。另外，在太赫兹频段，变压器极易到达其自谐振频率，为放大器的稳定性设计带来风险。

发明内容

有鉴于此，本发明的目的在于为克服已有技术的不足，提出了一种基于差分耦合线的毫米波放大器匹配电路结构，本发明在于消除变压器在太赫兹频段自谐振频率低，输出损耗大，布局困难等问题。在保证功耗不变的前提下，相比已有的技术，能够很大程度上提高增益，同等条件下增强稳定性，减小版图面积，从而提高放大器的性能。

为了实现上述目的，本发明采用如下技术方案：

本发明提出的一种基于差分耦合线的毫米波放大器匹配电路，该电路由两级放大电路和连接于两级放大电路间的匹配网络构成；各级放大电路均分别包括一个NMOS晶体管、一个反馈电容和一组差分耦合线；所述匹配网络分为输入匹配网络、级间匹配网络和输出匹配网络；其特征在于，所述输入匹配网络采用第三差分耦合线，所述级间匹配网络包括第四差分耦合线和第一隔直电容，所述输出匹配网络包括第五差分耦合线和第二隔直电容；各组差分耦合线均分别由两根平行放置且相互耦合的传输线组成，初级传输线的上下两端分别标号为1、2，次级传输线的上下两端分别标号为3、4；各元器件的连接关系为：

各级放大电路中，所述NMOS晶体管的漏极接到差分耦合线的4端口，差分耦合线的3端口接电源，耦合信号通过差分耦合线的1端口接反馈电容一端，反馈电容另一端接回NMOS晶体管的栅极，差分耦合线的2端口接地；

所述输入匹配网络中，第三差分耦合线的1端口接输入信号，第三差分耦合线的2端口接地，第三差分耦合线的3端口接第一级放大电路中NMOS晶体管的栅极，第三差分耦合线的4端口接电压偏置；

所述级间匹配网络中，第四差分耦合线的1端口接第一级放大电路中NMOS晶体管的漏级，第四差分耦合线的2端口接第一隔直电容一端，第一隔直电容另一端接地，第四差分耦合线的3端口接第二级放大电路中NMOS晶体管的栅极，第四差分耦合线的4端口接电压偏置；

所述输出匹配网络中，第五差分耦合线的1端口接第二级放大电路中NMOS晶体管的漏级，第五差分耦合线的2端口接第二隔直电容一端，第二隔直电容另一端接地，第五差分耦合线的3端口接输出信号，第五差分耦合线的4端口接地。

本发明的技术特点及有益效果：

1、利用差分耦合线代替传统的变压器匹配方式，解决变压器的电感线圈在太赫兹电路靠近自谐振频率，从而可能引起电路不稳定的问题。差分耦合线的每一级本质上依旧为传输线，其自身相对电感的自谐振频率较高，极大地提高了整个匹配网络的自谐振频率，使放大器电路的稳定性提高。

2、利用差分耦合线代替传统的变压器匹配方式，解决变压器的电感线圈在太赫兹电路时Q值变低，输出损耗变大，从而导致电路增益变低的问题。电感是开放的电磁结构，很容易就会被周围各种寄生所影响，在工作频率较高时(进入射频毫米波波段)，寄生效应的影响将会变得不可忽略，也会因此恶化匹配网络的性能，提升匹配网络额外的损耗。差分耦合线因为其原理在于两根平行的差分传输线之间的耦合，耦合电磁信号分布在两平行传输线之间，电磁耦合环境相对封闭，同样条件下的信号损失较小，保证其相比于变压器在输出损耗上具有优势。

3、利用差分耦合线代替传统的变压器匹配方式，解决变压器的电感线圈在太赫兹电路时占用版图面积过大，布局布线难的问题。变压器依靠电感线圈进行耦合，本次实例中变压器内径为12um，所占版图面积至少为24um×24um，偏置的引出也会占用大量面积，并且布线困难。差分耦合线相比之下引出端口1、3能够直接与放大电路相连，另外两个端口2、4能够方便提供偏置，方便电路布局。由于使用的传输线模型相同，要保证传输线的特征阻抗相同，所以用于匹配的传输线宽度相同，特性阻抗已知，并且传输线可以起到传导信号的作用，在版图的布线上传输线的布局相比于电感也比较灵活，所以可以为整个电路节省面积。

附图说明

图1为现有的基于变压器的毫米波放大器匹配电路图；

图2为图1中所采用差分耦合线的三维视图；

图3为本发明提出的基于差分耦合线的毫米波放大器匹配电路图；

图4为图3和图4所示两种匹配方式的输出损耗、品质因素仿真对比结果；

图5为图3和图4所示两种匹配方式的增益对比结果。

具体实施方式

为使本发明的目的、技术方案和特点更加清楚明确，下面结合附图对具体实施方式进行详细说明与描述。

本发明提出的一种基于差分耦合线的毫米波放大器匹配电路结构如图3所示，该电路由两级放大电路和连接于两级放大电路间的匹配网络构成；各级放大电路均分别包括一个NMOS晶体管、一个反馈电容和一组差分耦合线；匹配网络分为输入匹配网络、级间匹配网络和输出匹配网络；输入匹配网络采用差分耦合线CP T-Line3，级间匹配网络包括差分耦合线CP T-Line4和隔直电容C3，输出匹配网络包括差分耦合线CP T-Line5和隔直电容C4；各组差分耦合线均分别由两根平行放置且相互耦合的传输线组成，初级传输线的上下两端分别标号为1、2，次级传输线的上下两端分别标号为3、4，参见图2；各元器件的连接关系为：

放大电路中，第一级放大电路由NMOS晶体管MN1、反馈电容C1、差分耦合线CP T-Line1组成，NMOS晶体管MN1的漏极接到差分耦合线CP T-Line1的4端口，差分耦合线CP T-Line1的3端口接电源VDD，耦合信号通过差分耦合线CP T-Line1的1端口接反馈电容C1一端，反馈电容C1另一端接回NMOS晶体管MN1的栅极，差分耦合线CP T-Line1的2端口接地。第二级放大电路由NMOS晶体管MN2、反馈电容C2、差分耦合线CP T-Line2组成，NMOS晶体管MN2的漏极接到差分耦合线CP T-Line2的4端口，差分耦合线CP T-Line2的3端口接电源VDD，耦合信号通过差分耦合线CP T-Line2的1端口接反馈电容C2一端，反馈电容C2另一端接回NMOS晶体管MN2的栅极，差分耦合线CP T-Line2的2端口接地。

匹配网络中：输入匹配网络由差分耦合线CP T-Line3完成，差分耦合线CP T-Line3的1端口接输入信号RFIN，差分耦合线CP T-Line3的2端口接地，差分耦合线CP T-Line3的3端口接第一级放大电路即NMOS晶体管MN1的栅极，差分耦合线CP T-Line3的4端口接电压偏置Vbias；级间匹配网络由差分耦合线CP T-Line4和隔直电容C3完成，差分耦合线CP T-Line4的1端口接NMOS晶体管MN1的漏级，差分耦合线CP T-Line4的2端口接隔直电容C3一端，隔直电容C3另一端接地，差分耦合线CP T-Line4的3端口接第二级放大电路即NMOS晶体管MN2的栅极，差分耦合线CP T-Line4的4端口接电压偏置Vbias；输出匹配网络由差分耦合线CP T-Line5和隔直电容C4完成，差分耦合线CP T-Line5的1端口接NMOS晶体管MN2的漏级，差分耦合线CP T-Line5的2端口接隔直电容C4一端，隔直电容C4另一端接地，差分耦合线CP T-Line5的3端口接输出信号RFOUT，差分耦合线CP T-Line5的4端口接地。

本发明的基于差分耦合线的毫米波放大器匹配电路的实施例说明如下：

本实施例采用65nm CMOS工艺(为本领域的常规制备工艺)制备工作在毫米波段的放大器，本实施例中各个元件的参数如表1所示：

表1

为了验证本发明提出的基于差分耦合线的毫米波放大器匹配电路的正确性和实效性，和现有的基于变压器的放大器匹配电路(如图1所示)进行了对比仿真验证。两者所使用元件参数相同，如表1。

现有的变压器匹配放大器与本实施例中差分耦合线放大器仿真结果如图4、图5给出，图中，浅灰为本实施例的曲线，黑色为现有变压器匹配曲线。图4给出了分别输入信号电路频率从0Hz变化到200GHz时，变压器匹配网络和差分耦合线的匹配网络的输出损耗数值和品质因素Q曲线。图5给出了输入信号从140GHz变化到160GHz时，图1所示变压器匹配电路和图3所示差分耦合线匹配电路的S21曲线，即增益曲线。

从图4结果来看，在接近150GHz频率附近，变压器匹配网络的输出损耗已经达到-2.56dB，差分耦合线的输出损耗依然在-0.5dB，可以得知差分耦合线的插损较小。从图5结果看，变压器匹配的两级放大电路的增益(S21)和差分耦合线的两级放大电路的增益(S21)，在150GHz频率增益相同时，变压器匹配的-3dB带宽为147.1GHz-155.2GHz，共8.1GHz带宽，差分耦合线的-3dB带宽为145GHz-157GHz，共12GHz带宽。且变压器匹配电路由于其自谐振问题，在155GHz时曲线上扬，造成尖峰，带内平坦度差。

除表1所示外，可根据在毫米波段下，品质因素高、电抗值与电路前后端匹配良好的要求，通过常规仿真计算本发明所采用的差分耦合线的长度和宽度。

综上，本发明可防止毫米波太赫兹频段无源器件的谐振现象，提高放大器带宽，并增加电路匹配灵活度。

以上实施例验证了本发明的正确性和实效性。以上所述仅为本发明在具体CMOS工艺下与具体射频波段下放大器的验证实例而已，并非用于限定本发明的保护范围。

Claims (1)

1.一种基于差分耦合线的毫米波放大器匹配电路，该电路由两级放大电路和连接于两级放大电路间的匹配网络构成；各级放大电路均分别包括一个NMOS晶体管、一个反馈电容和一组差分耦合线；所述匹配网络分为输入匹配网络、级间匹配网络和输出匹配网络；其特征在于，所述输入匹配网络采用第三差分耦合线，所述级间匹配网络包括第四差分耦合线和第一隔直电容，所述输出匹配网络包括第五差分耦合线和第二隔直电容；各组差分耦合线均分别由两根平行放置且相互耦合的传输线组成，初级传输线的上下两端分别标号为1、2，次级传输线的上下两端分别标号为3、4；各元器件的连接关系为：

各级放大电路中，所述NMOS晶体管的漏极接到差分耦合线的4端口，差分耦合线的3端口接电源，耦合信号通过差分耦合线的1端口接反馈电容一端，反馈电容另一端接回NMOS晶体管的栅极，差分耦合线的2端口接地；

所述输入匹配网络中，第三差分耦合线的1端口接输入信号，第三差分耦合线的2端口接地，第三差分耦合线的3端口接第一级放大电路中NMOS晶体管的栅极，第三差分耦合线的4端口接电压偏置；

所述级间匹配网络中，第四差分耦合线的1端口接第一级放大电路中NMOS晶体管的漏级，第四差分耦合线的2端口接第一隔直电容一端，第一隔直电容另一端接地，第四差分耦合线的3端口接第二级放大电路中NMOS晶体管的栅极，第四差分耦合线的4端口接电压偏置；

所述输出匹配网络中，第五差分耦合线的1端口接第二级放大电路中NMOS晶体管的漏级，第五差分耦合线的2端口接第二隔直电容一端，第二隔直电容另一端接地，第五差分耦合线的3端口接输出信号，第五差分耦合线的4端口接地。