CN108666319A - 半导体存储器件和制造该半导体存储器件的方法 - Google Patents
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Abstract
本发明提供了制造半导体存储器件的方法和半导体存储器件，该方法包括：制备具有单元阵列区和接触区的衬底；在衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在牺牲膜图案上的牺牲膜；以及形成两个或更多个开口，所述两个或更多个开口穿透薄膜结构以在暴露单元阵列区的下部隔离区的一部分的同时在一个方向上延伸，下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。
Description
技术领域
实施方式涉及半导体存储器件和制造该三维半导体存储器件的方法。
背景技术
为了满足响应用户需求而对优良性能和低廉价格的要求，对半导体存储器件中更高集成度的需求已经增加。在半导体存储器件中，更高的集成度尤为重要，因为集成度是决定价格的重要因素。
发明内容
一实施方式针对一种制造半导体存储器件的方法，该方法包括：制备具有单元阵列区和接触区的衬底；在衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在牺牲膜图案上的牺牲膜；以及形成两个或更多个开口，所述两个或更多个开口穿透薄膜结构以在暴露单元阵列区的下部隔离区的一部分的同时在一个方向上延伸，下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。
该方法还包括在形成薄膜结构之后通过图案化薄膜结构而在接触区中形成具有阶梯形状的图案结构，该图案结构暴露下部隔离区。
另一实施方式针对一种半导体存储器件，该半导体存储器件包括：衬底，其具有单元阵列区和接触区；下部导电图案，其在衬底上；中间导电图案，其顺序地堆叠在下部导电图案上；上部导电图案，其在中间导电图案上；电极隔离图案，其在穿过下部导电图案、中间导电图案和上部导电图案的同时在一个方向上彼此间隔开；隔离图案，其形成在下部导电图案之间以电隔离下部导电图案，隔离图案被设置于包括在电极隔离图案之间的区域的区域中；以及半导体图案，其穿透中间导电图案以连接到单元阵列区中的衬底。
附图说明
通过参照附图详细描述示例实施方式，以上及另外的特征和优点对本领域技术人员将变得更明显，附图中：
图1是根据一示例实施方式的三维半导体存储器件的示意电路图；
图2至12是在根据第一示例实施方式的制造三维半导体存储器件的方法中的阶段；
图13和14是根据第一示例实施方式的三维半导体存储器件的不同透视图；
图15至20是在根据第二示例实施方式的制造三维半导体存储器件的方法中的阶段；
图21是根据第三示例实施方式的三维半导体存储器件的示意俯视图。
图22A至22C是根据第三示例实施方式的三维半导体存储器件的示意剖面图。
图23是根据第三示例实施方式的三维半导体存储器件的导电图案260的分解透视图。
图24是包括根据一示例实施方式的三维半导体存储器件的存储系统的示意框图；
图25是包括根据一示例实施方式的三维半导体存储器件的存储卡的示意框图；以及
图26是包括根据一示例实施方式的三维半导体存储器件的信息处理系统的示意框图。
具体实施方式
根据一示例实施方式的半导体存储器件具有三维结构。
图1是根据一示例实施方式的三维半导体存储器件的示意电路图。
参照图1，三维半导体存储器件可以包括公共源线CSL、多条位线BL0、BL1和BL2以及多个单元串CSTR。单元串CSTR可以被设置在公共源线CSL与位线BL0至BL2之间。
位线BL0至BL2可以被二维地布置。单元串CSTR可以与位线BL0至BL2的每条并联连接。利用这样的构造，单元串CSTR可以被二维地布置在公共源线CSL上。
单元串CSTR可以每个包括连接到公共源线CSL的地选择晶体管GST、连接到位线(例如BL0至BL2)的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。多条地选择线GSL0至GSL2、多条字线WL0至WL3以及多条串选择线SSL0至SSL2可以被设置在公共源线CSL与位线BL0至BL2之间，并且可以分别用于地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
布置在离公共源线CSL相同距离处的存储单元晶体管MCT的栅电极可以连接到字线WL0至WL3之一从而处于等电位状态。
另一方面，一个单元串CSTR可以包括设置在离公共源线CSL不同距离处的多个存储单元晶体管MCT。因此，多膜的字线WL0至WL3可以被布置在公共源线CSL与位线BL0至BL2之间。
位线BL0至BL2和串选择线SSL0至SSL2可以被布置以致彼此交叉。在这种情况下，预定的单元串与预定的位线之间的电连接可以由施加到相应的位线BL0至BL2和相应的串选择线SSL0至SSL2的电压控制。此外，预定的单元串CSTR与公共源线CSL之间的电连接可以由施加到相应的地选择线GSL0至GSL2的电压控制。因此，为了选择一个单元串CSTR，电压可以被选择性地施加到位线BL0至BL2、串选择线SSL0至SSL2、地选择线GSL0至GSL2和字线WL0至WL3。
如果相同的导通电压在三维半导体存储器件的操作中被施加到所有的地选择线GSL0至GSL2，则所有的单元串CSTR可以电连接到公共源线CSL，结果，数据读取干扰可以在半导体存储器件的操作中增加。然而，根据实施方式，电压可以被选择性地施加到地选择线GSL0至GSL2。因此，实施方式可以使所选单元串CSTR中的数据读取干扰的减少成为可能。
图2至12示出在根据第一示例实施方式的制造三维半导体存储器件的方法中的阶段。
参照图2，绝缘膜121和牺牲膜图案131可以形成在衬底10上。衬底10可以包括单元阵列区、外围电路区和接触区。在图2中，CAR代表单元阵列区，WCTR代表字线接触区。
衬底10可以由材料(例如硅晶片)、绝缘材料(例如玻璃)、或用绝缘材料覆盖的半导体或导体形成。
牺牲膜图案131可以通过在绝缘膜121上形成初始牺牲膜并图案化初始牺牲膜而形成。牺牲膜图案131可以形成为彼此平行的线形状。牺牲膜图案131之间的间隙可以小于牺牲膜图案131的宽度。
参照图3，初始隔离图案20可以形成在牺牲膜图案131之间。初始隔离图案20可以是填充牺牲膜图案131之间的空间的绝缘膜。初始隔离图案20可以通过填充牺牲膜图案131之间的空间并暴露牺牲膜图案131的上表面而形成。初始隔离图案20可以由相对于牺牲膜图案131具有蚀刻选择性的绝缘材料形成。
参照图4，附加的绝缘膜122、123、124、125、126、127和128和附加的牺牲膜132、133、134、135、136和137可以交替地堆叠在牺牲膜图案131和初始隔离图案20上以形成薄膜结构100。
在一实施例中，绝缘膜122可以直接形成在牺牲膜图案131的上部分上从而填充牺牲膜图案131之间的空间。在这种情况下，绝缘膜122的一部分可以形成初始隔离图案20。
该方法还可以包括在形成薄膜结构100之前在衬底10中或在衬底10上形成导电区。当衬底10由具有半导体性质的材料形成时，导电区可以是例如形成在衬底10中的杂质区。当衬底10由绝缘材料形成时，导电区可以是例如设置在衬底10上的导电膜或导电图案。根据这个示例实施方式，导电区可以用作公共源线。
薄膜结构100可以包括所述多个绝缘膜121至128(总地用附图标记120表示)、所述多个牺牲膜图案、以及牺牲膜131至137(总地用附图标记130表示)。如图4中所示，绝缘膜120和牺牲膜130可以交替地且重复地堆叠。
绝缘膜120和牺牲膜130可以由被选择为具有蚀刻选择性的材料形成。例如，绝缘膜120可以由硅氧化物膜和硅氮化物膜中的至少一种形成。牺牲膜130可以由与绝缘膜120的材料不同的材料形成，并且可以由例如硅膜、硅氧化物膜、硅碳化物膜和硅氮化物膜中的一种或更多种形成。
参照图5至7，半导体图案205(参见图7)可以通过薄膜结构100形成。半导体图案205的形成可以包括：如图5中所示，形成穿透薄膜结构100的开口105；如图6中所示，形成顺序地填充开口105的半导体膜200和第一掩埋图案210；以及如图7中所示，图案化半导体膜200。
除上文之外，开口105可以形成为暴露衬底10或导电区的上表面。因此，半导体膜200(参见图6)可以被形成为与衬底10或导电区的上表面直接接触。
开口105的水平剖面可以具有有例如10或更大的长宽比的矩形形状。在其它实施方式中，开口105的水平剖面可以二维地形成为圆柱形或椭圆柱形。
在一实施例中，半导体膜200可以具有多晶结构、单晶结构或非晶结构，可以是半导体材料，并且可以通过例如外延方法或化学气相沉积形成。在一实施例中，半导体膜200可以由具有多晶结构的半导体材料(例如多晶硅)形成，并且可以通过例如化学气相沉积形成。在这种情况下，半导体膜200可以形成为基本上共形地覆盖开口105的内壁。
参照图6，第一掩埋图案210可以形成为填充开口105(在其中形成了半导体膜200)并可以包含至少一种绝缘材料。例如，第一掩埋图案210可以是通过SOG方法形成的硅氧化物膜或绝缘材料。
根据一实施方式，氢退火可以被进一步执行以在包含氢或重氢(氘)的气体气氛下处理在其中形成了半导体膜200的所得产物。在氢退火中，可能存在于半导体膜200中的晶体缺陷可以被消除。
参照图7，在开口105中彼此隔离的所述多个半导体图案205通过图案化半导体膜200和第一掩埋图案210而形成之后，第二掩埋图案220可以被形成以致填充半导体图案205之间的空间。
例如，半导体图案205的形成可以包括：通过利用交叉开口105的长轴的蚀刻掩模图案来图案化第一掩埋图案210而暴露半导体膜200的内壁，以及通过蚀刻暴露的半导体膜200的内壁而水平地隔离半导体图案205。
第二掩埋图案220可以由至少一种绝缘材料形成。第二掩埋图案220的形成可以包括：形成第二掩埋膜从而填充被隔离的半导体图案205之间的空间，以及通过蚀刻直到薄膜结构100的上表面暴露而图案化第二掩埋膜和半导体图案205。在这种情况下，半导体图案205可以被节点隔离以局部地形成在开口105和第二掩埋图案220中。
参照图8至10，水平布线形成工艺可以被执行以形成顺序地堆叠并面对半导体图案205的侧壁的导电图案260(参见图10)。
例如，形成水平布线可以包括：在半导体图案205之间形成穿透形成薄膜结构100的薄膜的部分或全部的沟槽230；以及用导电材料膜替换薄膜结构100的牺牲膜130。
除上文之外，如图8中所示，沟槽230可以被形成为与半导体图案205间隔开并暴露牺牲膜130和绝缘膜120的侧壁。沟槽230的水平形状可以是例如线形或矩形。沟槽230可以被形成为竖直地暴露至少牺牲膜130中的最下面膜(例如牺牲膜131)的上表面。
根据另一实施方式，沟槽230可以暴露单元阵列区CAR的衬底10的表面的一部分。例如，在形成沟槽230期间，设置在最下面的膜中的初始隔离图案20的一部分可以随其被蚀刻。因此，牺牲膜图案131的侧壁可以被暴露，并且隔离图案25(参见图12)可以形成在字线接触区WCTR中。隔离图案25可以形成在字线接触区WCTR中在牺牲膜图案131之间。在形成沟槽230期间，沟槽230的宽度可以等于或大于初始隔离图案20的宽度。
在另一实施方式中，可用作公共源线的导电区(未示出)可以局部地形成在沟槽230的下部分的衬底10中。导电区可以通过将在其中形成沟槽230的薄膜结构100用作离子掩模的离子注入工艺形成。
参照图9和10，替换牺牲膜可以包括：如图9中所示，通过选择性地去除其侧壁由沟槽230暴露的牺牲膜130而在绝缘膜120之间形成凹入区240；以及如图10中所示，在凹入区240的每个内形成数据存储膜250和导电图案260。
凹入区240可以是在绝缘膜120之间的空间中从沟槽230水平地延伸的间隙区，并且可以被形成为暴露半导体图案205的侧壁。凹入区240的形成可以包括通过利用相对于绝缘膜120具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲膜130。例如，当牺牲膜130由硅氮化物膜形成并且绝缘膜120由硅氧化物膜形成时，蚀刻可以使用包含磷酸的蚀刻剂被执行。
形成数据存储膜250和导电图案260可以包括：形成数据存储膜250和导电膜以顺序地覆盖沟槽230和凹入区240；以及去除沟槽230中的导电膜以使导电图案260留在凹入区240中。随后，如图10中所示，电极隔离图案265可以被进一步形成以填充沟槽230。
除上文之外，数据存储膜250可以通过提供优良台阶覆盖的沉积方法(例如化学气相沉积或原子膜沉积)形成。数据存储膜250可以具有比凹入区240的厚度的一半薄的厚度。数据存储膜250可以被形成为共形地覆盖在其中形成凹入区240的所得产物。
在根据这个实施方式的快闪存储器中，数据存储膜250可以包含电荷存储膜。例如，数据存储膜250可以包含俘获绝缘膜、浮栅电极、含导电纳米点的绝缘膜等。根据这个实施方式，数据存储膜250还可以包括隧道绝缘膜和阻挡绝缘膜。隧道绝缘膜可以包括硅氧化物膜和硅氮化物膜中的至少一种。阻挡绝缘膜可以包括铝氧化物膜、硅氧化物膜和硅氮化物膜中的至少一种。
导电膜可以被形成为填充用数据存储膜250覆盖的凹入区240和沟槽230。导电膜可以包括掺杂的硅膜、钨膜、金属氮化物膜、金属硅化物膜中的至少一种。
去除沟槽230中的导电膜可以包括通过将薄膜结构100中的最上面的绝缘膜(例如绝缘膜128)用作蚀刻掩模或者通过将进一步形成在最上面的绝缘膜上的硬掩模图案(未示出)用作蚀刻掩模而在导电膜上执行各向异性蚀刻。当导电膜被从沟槽230去除时，导电膜形成被竖直地隔离的导电图案260。因此，导电图案260可以局部地形成在凹入区240中并可以组成水平布线结构260S。
参照图10，形成电极隔离图案265可以包括用至少一种绝缘材料填充沟槽230(导电膜从其被去除)。根据这个实施方式，电极隔离图案265可以由硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种形成。根据一变形的实施方式，电极隔离图案265还可以包括在绝缘材料中可以用作公共源线的导电区。
参照图11，接触焊盘290可以形成在第一掩埋图案210和半导体图案205的上部区域上。
参照图12，水平布线结构260S可以被图案化以在字线接触区WCTR中形成具有台阶形状的接触区。这个工艺可以包括在水平布线结构260S上形成牺牲掩模图案310，以及通过图案化水平布线结构260S而形成具有台阶形状的接触区。
除上文之外，牺牲掩模图案310可以由相对于绝缘膜120和水平布线结构260S的材料具有蚀刻选择性的材料形成。根据这个实施方式，牺牲掩模图案310可以由有机材料中的一种或光致抗蚀剂材料中的一种形成。牺牲掩模图案310的厚度可以大于所述接触区的长度。
图案化水平布线结构260S可以包括将牺牲掩模图案310用作耗尽蚀刻掩模执行的耗尽蚀刻(exhaustive etching)。具体地，耗尽蚀刻可以包括多个子图案化工艺，并且所述多个子图案化工艺的每个可以包括水平蚀刻和竖直蚀刻。
水平蚀刻可以被执行使得牺牲掩模图案310的占据面积逐渐减小，并且可以包括水平地蚀刻牺牲掩模图案310的侧壁。在水平蚀刻中，通过水平地扩大由牺牲掩模图案310暴露的区域，新暴露水平布线结构260S的上表面的一部分是可能的，该部分在先前的子图案化工艺中用牺牲掩模图案310覆盖。因此，随着子图案化工艺被重复地执行，暴露的绝缘膜120和暴露的水平布线结构260S的面积可以被扩大。
水平蚀刻可以通过各向同性的干蚀刻被执行，或者可以通过湿蚀刻被执行。此外，牺牲掩模图案310的上表面可以通过在水平蚀刻中执行减薄(slimming)而连同牺牲掩模图案的侧壁被蚀刻。因此，随着子图案化工艺被重复地执行，牺牲掩模图案310的宽度和厚度可以减小。
竖直蚀刻可以包括将牺牲掩模图案310用作蚀刻掩模来蚀刻水平布线结构260S和绝缘膜120。竖直蚀刻可以被执行，使得通过牺牲掩模图案310暴露的导电图案260之一和绝缘膜120之一在子图案化工艺中被竖直地去除。至于竖直蚀刻中的水平范围，水平布线结构260S和绝缘膜120的在竖直蚀刻中被蚀刻了的区域位于在相应的子图案化工艺和先前执行的子图案化工艺中被去除的掩模图案之下。因此，在先前的子图案化工艺中被图案化的水平布线结构260S和绝缘膜120可以在预定的子图案化工艺期间被进一步图案化。
在水平布线结构260S上执行子图案化工艺的累计次数可以取决于与单元阵列区CAR或半导体图案205相距的距离而不同。如图12中所示，根据子图案化工艺的累计次数的差异，水平布线结构260S可以被形成为在字线接触区WCTR中具有阶梯形状。隔离图案25的上表面可以在字线接触区WCTR中具有阶梯形状的水平布线结构260S中的最下面的导电图案之间被暴露。
图13和14示出如从不同的方向观看时，根据第一示例实施方式的三维半导体存储器件的不同透视图。
参照图13和14，牺牲掩模图案310被去除，然后字线插塞WPLG被形成以连接到水平布线结构260S，并且全局字线GWL被形成以连接到字线插塞WPLG。
如上所述，水平布线结构260S可以在字线接触区WCTR中具有阶梯形状。因此，形成在不同高度的导电图案260可以分别连接到在相同工艺中形成的字线插塞WPLG。另一方面，位于最下面的膜中并彼此间隔开的导电图案260可以经由字线插塞WPLG连接到地选择线GSL。
位线插塞BPLG可以被进一步形成以连接到半导体图案205，并且位线BL可以被进一步形成以连接到位线插塞BPLG。如图13和14中所示，位线BL可以形成在横越沟槽230和导电图案260的方向上。根据这个实施方式，位线插塞BPLG可以通过形成字线插塞WPLG的工艺形成。类似地，位线BL可以通过形成全局字线GWL的工艺形成。
根据这个实施方式，堆叠的导电图案260可以用作上文参照图1描述的串选择线SSL、地选择线GSL和字线WL。例如，导电图案260中的最上面的膜和最下面的膜可以分别用作串选择线SSL和地选择线GSL。最上面的膜与最下面的膜之间的导电图案260可以用作字线WL。
在另一实施例中，如图13和14中所示，布置在最上面的膜中的两个导电图案260可以用作串选择线SSL。用作串选择线SSL的导电图案260可以被水平地隔离。在这种情况下，被电隔离的所述多条串选择线SSL可以布置在相同的高度处。
在另一实施例中，包括在一个区块(block)中的字线WL可以在字线接触区WCTR中彼此连接以形成梳子形状或手指形状。因此，布置在从衬底10起的相同高度处的字线WL的端部分可以在形成在字线接触区WCTR中的隔离图案25的上部分中彼此连接。
最下面的膜的用作地选择线GSL的导电图案260可以被水平地隔离。因此，最下面的膜的导电图案260可以通过字线接触区WCTR的隔离图案25与单元阵列区CAR的电极隔离图案265电隔离。地选择线GSL彼此电隔离。因此，电压可以被选择性地施加到相应的地选择线GSL。
图15至20示出根据第二示例实施方式的制造三维半导体存储器件的方法中的阶段。为了清楚起见，可以不重复与上述第一实施方式的技术特征相同的技术特征的描述。
比较第一实施方式与第二实施方式，根据第二实施方式的制造方法在制造顺序上是不同的，因为形成水平布线结构260S的该系列工艺可以在形成阶梯形状结构的该系列工艺之后被进行。
参照图15至20，薄膜结构100被形成，然后半导体图案205通过薄膜结构100形成。薄膜结构100可以包括所述多个绝缘膜121至128(用附图标记120表示)和所述多个牺牲图案131至137(用附图标记130表示)，并且可以以与第一实施方式中参照图2至4描述的方式相同的方式形成。
参照图15和16，形成半导体图案205可以包括：如图15中所示，形成穿透薄膜结构100的通孔106；以及如图16中所示，形成顺序地填充通孔106的半导体图案205和第一掩埋图案210。
除上文之外，如图15中所示，如与图5中所示的线形相比，根据这个实施方式的通孔106可以形成为孔形。半导体图案205和第一掩埋图案210可以通过经由将通孔106用作模子的镶嵌工艺而形成。因此，根据这个实施方式的半导体图案205可以形成为其底表面封闭的圆柱形或杯子形状。半导体图案205和第一掩埋图案210的材料可以与第一实施方式中的那些相同。
参照图17，牺牲掩模图案310可以形成在薄膜结构100上。以上结合第一实施方式描述的牺牲掩模图案310可以形成于在其中形成水平布线结构260S的所得产物上。相比之下，根据这个实施方式，掩模结构可以形成在包括牺牲膜130的薄膜结构100上。
根据这个实施方式的牺牲掩模图案310可以以与第一实施方式中相同的方式形成。然而，因为根据第一实施方式的上述制造顺序可以不同于根据这个实施方式的制造顺序，所以这两个实施方式可以在通过使用所述掩模结构作为蚀刻掩模的耗尽蚀刻中被蚀刻的材料方面不同。就是说，根据第一实施方式，耗尽蚀刻可以包括导电图案260的蚀刻。相比之下，根据第二实施方式，耗尽蚀刻可以包括蚀刻形成薄膜结构100的牺牲膜130。
进一步关于本实施方式，在牺牲掩模图案310形成在薄膜结构100上之后，耗尽蚀刻可以将牺牲掩模图案310用作耗尽蚀刻掩模被执行。耗尽蚀刻可以包括多个子图案化工艺，并且所述多个子图案化工艺的每个可以包括水平蚀刻和竖直蚀刻。牺牲掩模图案310可以通过与上述第一实施方式中相同的方式和相同的材料形成。
如在上述第一实施方式中的，水平蚀刻可以被执行使得牺牲掩模图案310的占据面积逐渐减小，并且可以包括水平地蚀刻牺牲掩模图案310的侧壁。
竖直蚀刻可以包括通过将牺牲掩模图案310用作蚀刻掩模蚀刻绝缘膜120和牺牲膜130。竖直蚀刻可以被执行，使得牺牲膜130中的一个和绝缘膜120中的一个在子图案化工艺中被竖直地去除。此外，在先前的图案化工艺中被图案化的牺牲膜130和绝缘膜120可以在预定的子图案化工艺期间被进一步图案化。
对薄膜结构100的子图案化工艺的累计次数可以取决于离单元阵列区CAR或半导体图案205的距离而不同。如图17中所示，根据子图案化工艺的累计次数的差异，薄膜结构100可以被形成以致在字线接触区WCTR中具有阶梯形状。根据一变形的实施方式，在具有这样的阶梯形状的字线接触区WCTR形成之后，以上参照图15和16描述的形成通孔106的工艺以及形成半导体图案205和第一掩埋图案210的工艺也可以被执行。
在图18至20中显示的示例操作中，牺牲掩模图案310被去除，并且牺牲膜130被从薄膜结构100选择性地去除以形成凹入区240。随后，面对半导体图案205的侧壁的导电图案260通过填充凹入区240形成，然后连接到导电图案260的字线插塞WPLG被形成。结果，根据这个实施方式，在薄膜结构100在耗尽蚀刻期间以台阶形状形成之后，导电图案260可以被形成。
除上文之外，凹入区240的形成可以包括：如图18中所示，形成暴露薄膜结构100中的牺牲膜130的侧壁的沟槽230；如图19中所示，选择性地去除暴露的牺牲膜130。在这个示例中，凹入区的形成可以以与上述实施方式中参照图8和9描述的方式相同的方式被执行。
如图18中所示，沟槽230可以在其纵向方向上从单元阵列区CAR延伸以横越字线接触区WCTR。在这点上，根据第一实施方式，沟槽230被形成以致不横越字线接触区WCTR，使得字线WL可以形成为梳子形状或手指形状。相比之下，根据第二实施方式，沟槽230可以被形成以致横越字线接触区WCTR以将薄膜结构100隔离成水平布置的多个部分。在其它实施例中，参照图19描述的沟槽230可以应用于第一实施方式，参照图9描述的沟槽230可以应用于第二实施方式。
在本示例方法中，导电图案260的形成可以以与以上参照图10描述的实施方式中相同的方式被执行。因此，用导电材料替换牺牲膜130可以包括用数据存储膜250和导电图案260填充凹入区240，并且导电图案260可以通过填充沟槽230的电极隔离图案265而在空间上彼此隔离。
参照图20，在字线插塞WPLG形成之后，全局字线GWL可以被进一步形成以连接到字线插塞WPLG。地选择线GSL可以被进一步形成以分别电连接到最下面的膜的导电图案260。此外，位线插塞BPLG可以被进一步形成以连接到半导体图案205，位线BL可以被进一步形成以连接到位线插塞BPLG。字线插塞WPLG、全局字线GWL、地选择线GSL、位线插塞BPLG和位线BL可以通过与参照图13和14的实施方式中描述的方法相同的方法形成。
如上所述，包括牺牲膜130的薄膜结构100可以被隔离成水平布置的所述多个部分。利用这样的构造，在替换操作中形成的导电图案260可以分别通过沟槽230彼此隔离，从而可以形成所述多条导电线。因此，如图20中所示，根据这个实施方式的字线插塞WPLG可以形成为分别连接到通过沟槽230水平地隔离的导电图案260。此外，以相同高度布置的导电图案260可以电连接到全局字线GWL中的一条。为了进行在字线插塞WPLG与全局字线GWL之间的这个连接，中间线IL可以被进一步布置以将所述多个字线插塞WPLG彼此连接，并且中间插塞IPLG可以被进一步布置以将中间线IL连接到全局字线GWL。根据这个实施方式，如图20中所示，中间线IL的长轴可以平行于位线BL的长轴。
图21至22C是根据第三示例实施方式的三维半导体存储器件的示意俯视图和剖面图。图22A至22C示出分别沿图21的线X-X'、Y1-Y1'和Y2-Y2'截取的剖面图。图23是根据第三示例实施方式的三维半导体存储器件的导电图案260的分解透视图。
比较第三实施方式与第一实施方式和第二实施方式，半导体存储器件还可以包括第二电极隔离图案265b和265c以及第一电极隔离图案265a，并且第二电极隔离图案265b和265c可以在一个方向上延伸并彼此间隔开。隔离图案25可以形成于包括在第二电极隔离图案265b与265c之间的区域的区域中。
参照图21至22C，三维半导体存储器件可以包括单元阵列区CAR、字线接触区WCTR和外围电路区PR。在图21的俯视图中，为了理解，包括最上面的绝缘膜129的绝缘膜120被省略。
单元阵列区CAR可以包括导电图案261至266(总地由附图标记260表示)和半导体图案205。半导体图案205的一部分可以是考虑到工艺裕度而形成的虚设半导体图案，并且虚设半导体图案可以被进一步设置在字线接触区WCTR中。字线接触区WCTR可以是在其中导电图案260延伸以具有不同的长度同时具有台阶形状的区域，并且可以包括字线插塞WPLG。外围电路区PR可以包括电路元件190。在一示例实施方式中，电路元件190可以是具有有源区191和平面栅电极192的平面晶体管。
在单元阵列区CAR和字线接触区WCTR中，导电图案260可以通过在一个方向例如x轴方向上延伸的第一电极隔离图案265a与相邻的导电图案260隔离，并且可以形成单个驱动单元例如区块。在单个区块中，导电图案260的一部分可以由隔离图案25以及第二电极隔离图案265b和265c分割。
第一电极隔离图案265a可以包括导电膜CSL，该导电膜CSL被设置为因为间隔物SP而不与导电图案260接触，并且导电膜CSL可以起以上参照图1描述的公共源线的作用。第二电极隔离图案265b和265c可以在随第一电极隔离图案265a一起在x轴方向上延伸的同时在字线接触区WCTR中彼此间隔开。例如，第二电极隔离图案265b和265c可以在由充当串选择线SSL(参照图1)的导电图案261和262穿过的区域中彼此间隔开。第二电极隔离图案265b和265c也可以包括导电膜CSL，该导电膜CSL被设置为因为间隔物SP而不与导电图案260接触。
如图22A和22B中所示，隔离图案25可以被设置于在其中第二电极隔离图案265b和265c彼此间隔开的区域的下部分中。这样的结构可以通过在其中形成初始隔离图案20(参照图3)的区域和在其中形成开口105(参照图5)的区域的重叠而形成。因此，隔离图案25可以至少包括在x轴方向上连接第二电极隔离图案265b和265c的区域。
隔离图案25在x轴方向上的长度可以短于第二电极隔离图案265b和265c中的至少一个的长度。然而，隔离图案25的形状和长度不限于附图中所示的形状和长度，而是可以被不同地改变。例如，在一实施方式中，隔离图案25还可以具有其中隔离图案25沿着第二电极隔离图案265b和265c在x轴方向上纵向地延伸的形状。设置在隔离图案25之上的导电图案260还可以朝着隔离图案25弯曲。在这个实施方式中，隔离图案25可以被设置为隔离最下面的导电图案266。然而，隔离图案25还可以根据实施方式被设置为隔离两个或更多个导电图案261至266。
参照图23，导电图案260当中的用作串选择线SSL的上部导电图案261和262可以由第二电极隔离图案265b和265c分割以形成单元导电图案261a、261b、262a和262b。单元导电图案261a、261b、262a和262b可以连接到不同的字线插塞WPLG以独立地接收电信号。
导电图案260当中的用作字线WL(参照图1)的导电图案263至265可以不被分割，并且可以在其中第二电极隔离图案265b和265c彼此间隔开的区域中彼此连接。
设置在导电图案260的底部上并用作地选择线GSL(参照图1)的导电图案266可以由第二电极隔离图案265b和265c以及隔离图案25分割成单元导电图案266a和266b。隔离图案25可以包括第二电极隔离图案265b与265c之间的区域，因而导电图案266可以通过隔离图案25与第二电极隔离图案265b和265c的组合分割。如图21中所示，当第二电极隔离图案265b和265c的宽度D1比隔离图案25的宽度D2窄时，导电图案266的弯折部分可以被形成。第二电极隔离图案265b和265c的宽度D1与隔离图案25的宽度D2之间的相对差不限于此，而是可以根据实施方式被不同地改变。
图24是包括根据一示例实施方式的三维半导体存储器件的存储系统的示意框图。
参照图24，存储系统1100可以应用于例如PDA、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡、能够在无线环境中发送和/或接收信息的装置等等。
存储系统1100可以包括控制器1110、输入/输出(I/O)装置1120(诸如小键盘、键盘或显示装置)、存储器1130、接口1140和总线1150。存储器1130和接口1140可以通过总线1150彼此通信。
控制器1110可以包括微处理器、数字信号处理器、微控制器和与其相似的另一处理单元中的至少一个。存储器1130可以用于存储由控制器1110执行的命令。输入/输出装置1120可以从存储系统1100的外部接收数据或信号，和/或将数据或信号输出到存储系统1100的外部。例如，输入/输出装置1120可以包括键盘、小键盘、显示装置或触摸屏等。
存储器1130可以包括根据一实施方式的三维半导体存储器件，其可以是例如诸如快闪存储器的非易失性存储器。存储器1130还可以包括另一种存储器，例如能够在任何时候被访问的易失性存储器，或其它各种各样的存储器。
接口1140可以将数据发送到通信网络和/或从通信网络接收数据。
图25是包括根据一示例实施方式的三维半导体存储器件的存储卡的示意框图。
参照图25，根据一实施方式，支持大量数据存储能力的存储卡1200可以被安装有快闪存储器件1210。存储卡1200可以包括通常控制主机与快闪存储器件1210之间的数据交换的存储控制器1220。
SRAM 1221可以用作处理单元(CPU)1222的工作存储器。主机接口1223可以具有连接到存储卡1200的主机的数据交换协议。纠错码块(ECC)1224可以检测并纠正从多位快闪存储器件1210读取的数据中包含的错误。根据一实施方式，存储器接口1225可以接口连接快闪存储器件1210。处理单元1222通常可以控制存储控制器1220的数据交换。存储卡1200还可以被设置有存储用于接口连接主机的代码数据的ROM(未示出)。
在诸如快闪存储器件、存储卡或存储系统的装置中，可以提供通过使用快闪存储器件1210展现虚设单元的改善的擦除特性的高可靠存储系统。在一实施例中，快闪存储器件可以被提供在诸如固态驱动器或固态盘(SSD)的存储系统中。在这种情况下，高可靠存储系统可以通过防止从虚设单元引起的读取错误来实现。
图26是包括根据一示例实施方式的三维半导体存储器件的信息处理系统的示意框图。
参照图26，根据一实施方式的快闪存储系统1310可以被安装在诸如移动装置、台式计算机等的信息处理系统1300中。快闪存储系统1310可以包括存储控制器1312和快闪存储器1311。信息处理系统1300可以包括经由系统总线760电连接到快闪存储系统1310的调制解调器1320、中央处理单元(CPU)1330、RAM 1340以及用户接口1350。快闪存储系统1310可以具有与以上公开的存储系统或快闪存储系统基本上相同的构造。快闪存储系统1310可以存储由中央处理单元1330处理的数据和/或从外部输入的数据。上述快闪存储系统1310可以形成为固态驱动器或固态盘(SSD)。在这种情况下，信息处理系统1300可以在快闪存储系统1310中稳定地存储大量数据。纠错所必需的资源可以随着快闪存储系统1310中的可靠性的增加而被节省。因此，高速数据交换功能可以被提供给信息处理系统1300。应用芯片组、相机图像处理器(CIS)、输入/输出装置或类似物(未示出)可以被进一步包括在根据本实施方式的信息处理系统1300中。
根据一实施方式的快闪存储器件或存储系统可以以各种各样类型的封装来实现。例如，快闪存储器件或存储系统可以被封装为层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫管芯封装(Die inWaffle Pack)、晶圆式管芯封装(Die in Wafer form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、公制塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路封装(SOIC)、窄间距小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
在二维半导体存储器件或平面半导体存储器件中，集成度由单位存储单元的占用面积确定。因此，集成度极大地受用于形成精细图案的技术水平影响。然而，二维半导体存储器件的集成度已经受到限制，因为非常昂贵的设备对于实现微小图案是必需的。包括三维地布置的存储单元的三维半导体存储器件可以克服或减轻这些限制。为了使三维存储器件的大量生产成为可能，期望制造技术在减少每比特制造成本的同时提供超过二维半导体存储器件的产品特性的可靠的产品特性。
实施方式涉及半导体存储器件和制造该半导体存储器件的方法。实施方式可以提供一种制造具有展现电特性上的改善的三维结构的半导体存储器件的方法、由此制成的三维半导体存储器件。在该三维半导体存储器件中，电压可以被施加到地选择线。因此，减少所选单元串中的数据读取干扰可以是可能的。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们只在一般的和描述性的意义上被使用和解释，而不是为了限制的目的。例如，实施方式不限于快闪存储器件，并且在快闪存储器件的语境中在以上描述的数据存储膜和导电膜可以被改变以致具有各种各样的结构。因此，本领域技术人员将理解，可以作出形式和细节上的各种各样的改变而不背离如所附权利要求中阐明的本发明的精神和范围。
Claims (17)
1.一种制造半导体存储器件的方法，所述方法包括：
制备具有单元阵列区和接触区的衬底；
在所述衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在所述牺牲膜图案上的牺牲膜；以及
形成两个或更多个开口，所述两个或更多个开口穿透所述薄膜结构以在暴露所述单元阵列区的所述下部隔离区的一部分的同时在一个方向上延伸，
其中所述下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。
2.如权利要求1所述的方法，其中所述两个或更多个开口中的一个形成为具有比所述下部隔离区的长度长的长度。
3.如权利要求1所述的方法，其中所述两个或更多个开口中的一个形成为具有等于或窄于所述下部隔离区的宽度的宽度。
4.如权利要求1所述的方法，其中：
形成所述薄膜结构还包括形成初始隔离图案以填充所述下部隔离区，以及
形成所述两个或更多个开口包括去除所述初始隔离图案以形成隔离图案。
5.如权利要求4所述的方法，其中所述初始隔离图案由相对于所述牺牲膜具有蚀刻选择性的绝缘材料形成。
6.如权利要求1所述的方法，还包括，在形成所述两个或更多个开口之后：
通过去除所述牺牲膜图案和所述牺牲膜而形成凹入区；以及
在所述凹入区中局部地形成导电图案。
7.如权利要求6所述的方法，其中形成所述导电图案包括：
在相应的所述凹入区的内壁中形成数据存储膜；
形成导电膜以填充所述开口和在该处形成所述数据存储膜的所述凹入区；
通过去除所述开口中的所述导电膜而形成电极隔离区；以及
在所述电极隔离区中形成电极隔离图案。
8.如权利要求6所述的方法，其中：
所述凹入区包括通过去除所述牺牲膜图案形成的下部凹入区以及通过去除所述牺牲膜形成的上部凹入区，以及填充相同高度的所述上部凹入区的所述导电图案在所述接触区中彼此连接。
9.如权利要求1所述的方法，在形成所述开口之前，还包括：
形成穿透所述薄膜结构以连接到所述衬底的半导体图案。
10.如权利要求1所述的方法，还包括在形成所述薄膜结构之后，通过图案化所述薄膜结构在所述接触区中形成具有阶梯形状的图案结构，所述图案结构暴露所述下部隔离区。
11.一种半导体存储器件，包括：
衬底，其具有单元阵列区和接触区；
下部导电图案，其在所述衬底上；
中间导电图案，其顺序地堆叠在所述下部导电图案上；
上部导电图案，其在所述中间导电图案上；
电极隔离图案，其在穿过所述下部导电图案、所述中间导电图案和所述上部导电图案的同时在一个方向上彼此间隔开；
隔离图案，其形成在所述下部导电图案之间以电隔离所述下部导电图案，所述隔离图案被设置于包括在所述电极隔离图案之间的区域的区域中；以及
半导体图案，其穿透所述中间导电图案以连接到所述单元阵列区中的所述衬底。
12.如权利要求11所述的半导体存储器件，其中所述中间导电图案的端部分在所述隔离图案的上部分中彼此连接，所述端部分被布置在离所述衬底相同的距离处。
13.如权利要求11所述的半导体存储器件，其中所述下部导电图案通过所述电极隔离图案和所述隔离图案彼此电隔离。
14.如权利要求11所述的半导体存储器件，其中所述隔离图案具有大于所述电极隔离图案的宽度的宽度。
15.如权利要求11所述的半导体存储器件，其中，随着所述中间导电图案与所述衬底之间的距离变大，所述中间导电图案的侧壁与所述单元阵列区之间的距离变小。
16.如权利要求11所述的半导体存储器件，还包括：
数据存储膜，其被插置在所述中间导电图案与所述半导体图案之间。
17.如权利要求16所述的半导体存储器件，其中所述数据存储膜覆盖所述导电图案的上表面和底表面。
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| US20110104869A1 (en) * | 2009-11-03 | 2011-05-05 | Hyun Sungwoo | Three-dimensional semiconductor memory device and method of fabricating the same |
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