CN108630252A - 检测存储器单元电流转换的感测放大器 - Google Patents

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Abstract

本公开提供了用于检测存储器单元电流从第一状态到第二状态的转换的方法和设备。示例性设备以允许实时检测所述存储器单元的转换的配置包含存储器单元、辅助性电流源、比较器、参考电压和参考电流源。当所述比较器的输出响应于感测电压超过该参考电压从一个状态转换到第二个状态时，捕获到存储器单元电流转换的检测。

Description

检测存储器单元电流转换的感测放大器
背景技术
本公开涉及非易失性存储的技术。
半导体存储器已经越来越多地用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置和其它装置。当在消费电子装置中使用半导体存储器时，期望最小化半导体存储器所使用的功率的量，以节省主电子装置的电池。另外，消费者希望半导体存储器以足够的速度可靠地工作。因此，实时监测非易失性存储器对更可靠的数据和更好的用户体验是必要的。
发明内容
本公开的系统、方法和装置各自具有若干创新性方面，其中没有任何一个单独负责本文公开的期望的属性。
本公开中描述的主题的一个创新方面可以在包含电子电路的设备中实现。电子电路包含存储器单元、感测电压节点、连接存储器单元和感测电压节点的位线、以及比较器。比较器可以是运算放大器，该运算放大器具有连接到其负输入端的参考电压，以及连接到其正输入端的感测电压节点。比较器的输出是基于感测电压节点处的电压与参考电压的比较的检测信号。运算放大器是响应于感测电压超过参考电压来检测存储器单元从第一电流状态到第二电流状态的转换的构件。在替代实施例中，用于经由将感测电压与参考电压进行比较来检测从第一电流状态到第二电流状态的转换的构件可以通过软件、多个运算放大器、晶体管、其组合、或本领域已知的任何其它构件来实现。
电子电路包含连接到感测电压节点的参考电流源，并向感测电压节点提供参考电流。参考电流源是用于提供参考电流的构件。在替代实施例中，用于提供参考电流的构件可以是有源电流源、无源电流源、恒流二极管、Zener二极管电流源、LED电流源、具有二极管补偿的晶体管电流源、电流镜、运算放大器电流源、电压调节器电流源、其组合、或本领域已知的任何其它电流源。
辅助性电流晶体管并联连接到参考电流源，并且当通过存储器单元的电流超过参考电流时，可以向感测电压节点提供辅助性电流。换句话说，参考电流被用作恒定电流阈值，并且提供辅助性电流以确保到电压感测节点的流入电流(即，辅助性电流和参考电流)等于流出电流(即存储器单元电流)，而不影响电压感测节点处的电压。辅助性电流晶体管的栅极连接到选择性地控制的栅极电压。辅助性电流晶体管可以实现为n-MOS晶体管。在实施例中，n-MOS辅助性电流晶体管是用于选择性地向与存储器单元相关联的位线提供辅助性电流的构件。用于选择性地提供辅助性电流的构件还包含用于响应于位线上的电流量超过参考电流量而激活辅助性电流的构件。此外，辅助性电流晶体管的栅极电压可以由CMOS多路复用器或其它控制电路来选择性地控制。在替代实施例中，用于选择性地提供辅助性电流的构件可以是p-MOS晶体管、BJT晶体管，或本领域已知的可以选择性地开通(即，使导电)和关断(即，使不导电)的任何其它开关装置。
电子电路还可以包含连接到参考电流源和辅助性电流晶体管的源极的电流限制器电路。电流限制器电路用于限制可以流过电子电路和存储器单元的最大电流。这确保硬件不会因电流溢出而受损。在一些实施例中，电流限制器电路使用包含限流电流源的电流镜和具有耦合的栅极的两个p沟道MOSFET来实现。在实施例中，辅助性电流晶体管的源极连接到电流限制器电路的输出端，并且辅助性电流晶体管的源极连接到感测电压节点。
电子电路还可以包含连接到感测电压节点的预充电晶体管。预充电晶体管可以实现为其自身的晶体管，并且用于在电子电路被开通时对感测电压节点进行预充电。源极跟随器电路可以连接到位线和感测电压节点，以便在位线上保持固定的电压。在实施例中，源极跟随器电路可以包含运算放大器，公共漏极配置中的第一晶体管和电流源、以及连接在感测电压节点与位线之间的第二晶体管。运算放大器的输出可以连接到第一晶体管和第二晶体管的栅极。运算放大器的正输入端可以连接到用户可选择的期望的位线电压，并且运算放大器的负输入端可以连接到公共漏极配置的输出(即，第一晶体管的源极)。
上面讨论的电路的操作包含使用源极跟随器电路在位线上固定电压，并且检测存储器单元中的电流从大于参考电流(即，高电流)的幅值转换到小于参考电流(即，低电流)的幅值。该操作包含经由参考电流源将参考电流施加到位线。该操作还包含激活辅助性电流晶体管，以在存储器单元中的电流大于参考电流的同时向位线提供辅助性电流。存储器单元可以从它的高状态转换到低状态，这使得感测电压节点处的电压上升。感测电压节点处(并且在辅助性电流晶体管的源极处)的上升电压使得辅助性电流晶体管关断。感测电压节点处的电压继续上升，而参考电流大于存储器单元电流。当电压感测节点处的电压变得大于比较器的参考电压时，比较器将其输出从第一状态改变到第二状态，由此指示存储器单元中的电流从高状态(其中存储器单元中的电流的幅值大于参考电流)转换为低状态(其中存储器单元中的电流的幅值小于参考电流)。
上面讨论的电路也可以用于外部写入和读取电路。具体地，存储器单元可以通过外部写入电路从第一状态转换到第二状态。读取电路然后可以读取存储器单元以确定其是处于第一状态还是处于第二状态。另外，当存储器单元从第一状态(例如，高电流状态)转换到第二状态(例如，低电流状态)时，将感测电压节点处的感测电压与参考电压进行比较。感测电压基于在感测电压节点处从辅助性电流晶体管接收的第一电流和在感测电压节点处从参考电流源接收的第二电流。此外，当存储器单元转换并且使得存储器单元中的电流下降到参考电流以下并且进一步使得辅助性电流晶体管禁用时，验证存储器单元的转换。结果是感测电压上升并且超过参考电压，参考电压向读取电路发信号通知已经发生成功的转换。或者，如果写入电路转换存储器单元并且读取电路没有接收到指示转换成功的信号，则可以产生错误作为故障的指示。
附图说明
图1是非易失性存储器系统的一个实施例的框图。
图2是存储器单元的一个实施例的简化透视图。
图3是描绘可逆电阻开关元件的I-V特性的图。
图4A是三维存储器阵列的一个实施例的部分的简化透视图。
图4B是三维存储器阵列的一个实施例的部分的简化透视图。
图5是根据说明性实施例的用于检测存储器单元中的转换的电路的示意图。
图6是根据说明性实施例的存储器单元电流转换检测电路中的参考变量的时序图。
图7A是用于检测存储器单元中的转换的电路的示意图，其描绘了根据说明性实施例的电路的第一状态期间的电流流动。
图7B是用于检测存储器单元中的转换的电路的示意图，其描绘了根据说明性实施例的电路的第二状态期间的电流流动。
图8描绘了根据说明性实施例的用于检测存储器单元中的转换的电路的操作的方法。
具体实施方式
现在将参考各种实施例，其中的一个或多个示例在附图中示出。这些实施例是以解释本发明的方式提供的，并且并不意味着对本发明的限制。例如，作为一个实施例的部分示出或描述的特征可以与另一个实施例一起使用，以产生又一个实施例。意图是本申请涵盖落入本发明的范围和精神内的这些和其它修改和变化。
本文公开了一种针对非易失性存储器的技术，包含检测存储器单元从第一电流状态到第二电流状态的转换的电路。所公开的技术可以容易地与现有的读取和检测存储器单元的状态变化的方法结合。具体而言，所公开的技术涉及向感测放大器添加最少电路(例如，几个晶体管)以添加和优化存储器单元的电流转换监测。更具体地说，本技术允许实时地检测存储器单元电流从高到低和从低到高的转换。这个特征允许更准确地监测存储器单元并最终产生更可靠的存储器装置和数据。
图1是描绘用于实现所公开技术的实施例的存储器系统100的一个示例的框图。存储器系统100包含存储器阵列102，存储器阵列102可以是存储器单元的二维或三维阵列。在一个实施例中，存储器阵列102是单片三维存储器阵列。存储器阵列102的终端线包含安排成行的各种(多个)字线层，以及安排成列的各种(多个)位线层。然而，也可以实现其它定向。
单片三维存储器阵列是其中多个存储器级形成在单个基板(诸如晶片)之上而没有插入基板的存储器阵列。形成一个存储器级的层沉积或直接生长在已有级或多个级的层上。相反，如在Leedy的美国专利No.5,915,167，“Three Dimensional Structure Memory”中，通过在分离的基板上形成存储器级并且粘合存储器级在彼此之上，构建堆叠的存储器。在接合前，基板可以被减薄或从存储器级中移除，但是由于存储器级最初形成在分离的基板之上，这样的存储器不是真正的单片三维存储器阵列。
存储器系统100包含行控制电路120，其输出端108连接到存储器阵列102的相应的字线。为了本文的目的，连接可以是直接连接或者非直接连接(例如，经由一个或多个其它部件)。行控制电路120从系统控制逻辑装置130接收一组行地址信号以及一个或多个各种控制信号，并且通常包含用于读取和编程操作的如行解码器122、阵列驱动器124、以及块选择电路126的这样的电路。
存储器系统100还包含列控制电路110，其输入/输出端106连接到存储器阵列102的相应的位线。列控制电路110从系统控制逻辑装置130接收一组列地址信号以及一个或多个各种控制信号，并且通常包含如列解码器112、驱动器电路114、块选择电路116、以及感测放大器118的这样的电路。在一个实施例中，感测放大器118提供信号到位线，并且感测位线上的信号。可以使用本领域已知的各种感测放大器。
系统控制逻辑装置130从控制器134接收数据和指令，并且提供输出数据到控制器134。控制器134与主机通信。系统控制逻辑130可以包含一个或多个状态机131、页寄存器133、以及用于控制寄存器系统100的操作的其他控制逻辑。在其它实施例中，系统控制逻辑装置130从主机直接接收数据和命令，并且提供输出数据到主机，因为系统控制逻辑装置130包含控制器的功能。
在一个实施例中，系统控制逻辑装置130、列控制电路110、行控制电路120、以及存储器阵列102形成在相同的集成电路上。例如，系统控制逻辑装置130、列控制电路110、以及行控制电路120可以形成在基板的表面上。存储器阵列102可以是形成在基板上方的单片三维存储器阵列(并且，因此在所有或部分的系统控制逻辑装置130、列控制电路110、以及行控制电路120的上方)。在一些情况下，控制电路的部分可以形成在一些存储器阵列的相同层上。控制器134可以与图1中所描绘的其它部件在相同的或不同的基板上。控制器134、系统控制逻辑装置130、列控制电路110、列解码器112、驱动电路114、块选择器116、感测放大器118、行控制电路120、行解码器122、阵列驱动器124、和/或块选择器126的单独一个或任何组合可以被认为是控制电路或一个或多个控制电路。
存储器阵列102包含多个存储器单元。在一个实施例中，每个存储器单元包含导向(steering)元件(例如，二极管)和电阻元件。在一个示例性实现方式中，存储器单元可以是这样的，使得它们可以被编程一次并且被读取很多次。一个示例性存储器单元包含形成在上导体和下导体之间的交叉处的层的支柱。在一个实施例中，该支柱包含导向元件(诸如二极管)，该导向元件与状态改变元件(诸如反熔丝层)串联连接。当反熔丝层是完整的，该单元是电气上的开路。当反熔丝层被破坏，该单元是电气地与被破坏的反熔丝层的电阻串联的二极管。
在另一个实施例中，存储器单元是可再写入的。例如，可再写入的非易失性存储器单元可以包含二极管或其它以串联或其它方式与可逆电阻开关元件耦合的选择装置。可逆电阻开关元件包含具有可以在两种或更多种状态之间可逆地切换的电阻的可逆电阻开关材料。例如，可逆电阻开关材料可以在制造时处于初始的高电阻状态，该状态在施加第一电压和/或电流时可切换到低电阻状态。施加第二电压和/或电流可以恢复可逆电阻开关材料到高电阻状态。或者，可逆电阻开关元件可以在制造时处于初始的低电阻状态，该状态在施加合适的电压和/或电流时可逆地切换到高电阻状态。一个电阻状态可以代表二进制“0”，而另一个电阻状态可以代表二进制“1”。多于两个数据/电阻状态可以被使用，使得存储器单元储存两个或多个数据位。在一个实施例中，将电阻从高电阻状态切换到低电阻状态的过程被称为设定(SET)操作。将电阻从低电阻状态切换到高电阻状态的过程被称为复位(RESET)操作。高电阻状态与二进制数据“0”相关联，而低电阻状态与二进制数据“1”相关联。在其它的实施例中，设定(SET)和复位(RESET)和/或数据编码可以是相反的。在一些实施例中，电阻开关元件第一次处于“设定(SET)”需要比正常更高的电压，并且称为形成(FORMING)操作。
图2是存储器单元150的一个示例的简化透视图，该存储器单元150包含可逆电阻开关元件162、导向元件164、以及与第一导体166和第二导体168串联耦合并且位于两者之间的势垒165。可逆电阻开关元件162包含具有可以在两种或更多种状态下可逆地切换的电阻的可逆电阻开关材料170。在一些实施例中，可逆电阻开关材料170可以由金属氧化物形成。
可以使用各种不同的金属氧化物。在一个示例中，可以使用氧化镍。在一个实施例中，可逆电阻开关材料170包含通过选择性地沉积镍然后氧化镍层来形成的氧化镍层的至少一部分。在其它的实施例中，可以是选择性地沉积氧化镍层自身。在其它的实施例中，二氧化铪可以使用含有铪的前体通过原子层沉积过程来沉积。可以选择性地沉积、退火和/或氧化(如果有需要的话)其它的材料，以形成在存储器单元中使用的可逆电阻开关材料。例如，可以选择性地沉积Nb、Ta、V、Al、Ti、Co、钴镍合金等的层，诸如通过电镀，并且氧化以形成可逆电阻开关材料。
另一种可变的电阻材料是掺杂V、Co、Ni、Pd、Fe或Mn的无定形硅，例如如在Rose等的美国专利No.5,541,869.中所描述的。另一类材料由Ignatiev等在美国专利No.6,473,332中教导：这些是钙钛矿材料，诸如Pr1-xCaxMnO3(PCMO)、La1-xCaxMnO3(LCMO)、LaSrMnO3(LSMO)、或GdBaCoxXOy(GBCO)。这种可变电阻材料的另一种选择是包括炭黑微粒或石墨的碳-聚合物膜，例如，混合到塑料聚合物中，如Jacobson等在美国专利No.6,072,716中所教导。另一个示例是使用碳纳米管作为可逆电阻开关材料。
另一种材料由Campbell等在美国专利申请2003/0045054中所教导，并且由Campbell在美国专利申请2003/0047765中所教导。这种材料是分子式AXBY的掺杂硫属化物玻璃，其中A包含来自周期表的IIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、第VA族(N、P、As、Sb、Bi)、或VIIA族(F、Cl、Br、I、At)中的的至少一个元素，其中B选自S、Se和Te及其混合物。掺杂剂选自贵金属和过渡金属，包含Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。
可逆电阻开关元件162包含电极172和174。电极172位于可逆电阻开关材料170与导体168之间。在一个实施例中，电极172由铂制成。电极174位于可逆电阻开关材料170与导向元件164之间。在一个实施例中，电极174由氮化钛制成，并且用作势垒层。在另一个实施例中，电极174是n+掺杂多晶硅，电阻开关材料170是二氧化铪，并且电极172是氮化钛。
导向元件164可以是二极管或其它适合的导向元件，通过选择性地限制可逆电阻开关元件162上的电压和/或流过可逆电阻开关元件162的电流，该适合的导向元件呈现出非欧姆导通。以此方式，存储器单元150可以用作二维或三维存储器阵列的部分，并且数据可以写入到存储器单元150和/或从存储器单元150读取而不影响该阵列中其它存储器单元的状态。导向元件164可以包含任何适合的二极管(诸如垂直多晶硅p-n或p-i-n二极管)，不管是向上指向的n区在p区上方的二极管还是向下指向的p区在n区上方的二极管。
在一些实施例中，导向元件164可以是从多晶硅半导体材料(诸如多晶硅、多晶硅-锗合金、多晶锗或任何其它适合的材料)形成的二极管。例如，导向元件164可以是包含重掺杂n+多晶硅区域182、在n+多晶硅区域182上方的轻掺杂或本征(未有意掺杂)多晶硅区域180、以及在本征区域180上方的重掺杂p+多晶硅区域186的二极管。在一些实施例中，当使用硅-锗合金层时，具有约10％或更多的锗的薄(例如，几百埃或更少)的锗和/或硅-锗合金层(未示出)可以形成在n+多晶硅区域182上以阻止和/或减少掺杂物从n+多晶硅区域182迁移到本征区域180中。应当理解n+区域和p+区域的位置可以反过来。当从沉积硅(例如，无定形或多晶)制造导向元件164时，一个实施例可以包含形成在二极管上以在低电阻状态下放置沉积硅的硅化物层。
导体166和168包含任何适合的导电材料，诸如钨、任何合适的金属、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等。在图2的实施例中，导体166和168是轨道状的，并且沿不同的方向延伸(例如，基本上垂直于彼此)。可以使用其它的导体形状和/或配置。在一些实施例中，势垒层、粘合层、抗反射涂敷层和/或其它类似物(未示出)可以与导体166和168一起使用以提高装置性能和/或辅助装置制造。在一个实施例中，导体166和168可以是位线或字线。
尽管可逆电阻开关元件162在图2中示出位于导向元件164上方，应当理解在替代实施例中，可逆电阻开关元件162可以位于导向元件164下方。尽管图2示出存储器单元的一个示例，本文所公开的技术不需要存储器单元的特定类型或结构。可以使用很多不同类型的存储器单元。
图3是金属氧化物可逆电阻开关元件的一个示例性实施例的电压与电流的曲线图。线250代表处于高电阻状态时可逆电阻开关元件的I-V特性。线252代表处于低电阻状态时可逆电阻开关元件的I-V特性。为了确定可逆电阻开关元件处于哪个状态，施加电压并且测量产生的电流。更高的测量到的电流(参见线252)指示可逆电阻开关元件处于低电阻状态。更低的测量到的电流(参见线250)指示可逆电阻开关元件处于高电阻状态。注意具有不同I-V特性的可逆电阻开关元件的其它变体也可以使用本文的技术。
当处于高电阻状态(参见线250)时，如果将电压Vset和足够的电流施加到存储器单元，可逆电阻开关元件将被设定(SET)到低电阻状态。线254示出当施加VSET时的行为。电压将稍微保持不变，并且电流将向Iset_limit增加。在某一点，可逆电阻开关元件将被设定(SET)，并且开关行为将基于线252。注意可逆电阻开关元件第一次被设定(SET)时，需要Vf(形成电压)以设定(SET)该装置。在这之后，可以使用VSET。形成电压Vf可以大于VSET。
当处于低电阻状态(参见线252)，如果将电压VRESET和足够的电流(Ireset)施加到存储器单元，可逆电阻开关元件将被复位(RESET)到高电阻状态。线256示出当施加VRESET时的行为。在某一点，可逆电阻开关元件将被复位(RESET)，并且该装置行为将基于线250。
在一个实施例中，Vset是大约5伏，Vreset是大约3伏，Iset_limit是大约5uA，并且Ireset电流可以高达30uA。在一些实施例中，Vset可以比Vreset低，不需要形成操作，和/或设定(SET)或复位(RESET)所需的时间可以不同。
设定(SET)和复位(RESET)可逆电阻开关材料的编程操作是本领域已知的。设定(SET)和复位(RESET)可逆电阻开关材料的电阻的多种不同实现方式是已知的，并且可以与本文中描述的技术一起使用。
在一些实现方式中，设定(SET)操作可以随后是验证操作，以查看设定(SET)操作是否成功。如果未成功，可以重试设定(SET)操作。在一个示例性实现方式中，验证操作是读取操作。因此，系统控制逻辑装置130将首先使得一个或多个存储器单元被编程(设定(SET)或复位(RESET))，并且将然后读取所有所编程的存储器单元。如果所读取的数据匹配所编程的数据，则过程完成。如果一些所读取的数据不匹配所编程的数据(最可能由于编程不成功)，则重复编程。
存储器阵列102包括许多存储器单元。图4A是单片三维阵列102的部分的简化透视图，该单片三维阵列102包含位于第二存储器级220下方的第一存储器级218。在图4A的实施例中，每个存储器级218和220包含在交叉点阵列的多个存储器单元200。应当理解附加层(例如，中间级电介质)可以存在于第一和第二存储器级218和220之间，但是为了简单起见不在图4A中示出。可以使用其它存储器阵列配置，也可以使用其它级别的存储器。在图4A的实施例中，取决于是否采用在二极管的底部或顶部上具有p掺杂区域的p-i-n二极管，所有二极管可以沿相同的方向(诸如向上或向下)“指向”，简化二极管制造。存储器单元200可以是与存储器单元150相同，或与存储器单元150不同。
图4B是单片三维阵列102的第二实施例的部分的简化透视图，该单片三维阵列102包含位于第二存储器级221下方的第一存储器级219。图4B中的存储器阵列包含多个存储器单元200。关于第一存储器级219，存储器单元200在位线207的组与字线209的组之间，并且连接到位线207的组和字线209的组。关于第二存储器级221，存储器单元200在位线210的组与字线209的组之间，并且连接到位线210的组和字线209的组。第一存储器级的上导体可以用作位于第一存储器级下方的第二存储器级的下导体，如图4B所示。
在图4B的实施例中，相邻存储器级上的二极管(或其它导向装置)在一个示例中指向相反方向。例如，第一存储器级219的二极管可以是如箭头A1所指示的向上指向二极管(例如，p区域在二极管底部)，而第二存储器级221可以是如箭头A2所指示的向下指向二极管(例如，n区域在二极管底部)，反之亦然。
在单片三维存储器阵列的一个实施例中，位线布置为沿第一方向，并且字线布置为沿垂直于位线的第二方向。在具有存储器单元附加层的单片三维存储器阵列中，有位线和字线的附加层。支撑电路(例如，列控制电路110、行控制电路120、以及系统控制逻辑装置130)布置在基板的表面，其中存储器阵列制造在所有支撑电路或支撑电路的部分上方。
图5是根据说明性实施例的用于检测存储器单元中的转换的电路的示意图。存储器单元522具有由电路500监测的存储器单元电流ICELL。电路500包含连接到位线517和感测电压节点525的源极跟随器电路520。在一个实施例中，源极跟随器电路520配置为在位线517上保持固定的电压。源极跟随器电路520包含运算放大器504和n沟道MOSFET(nMOS)晶体管506和514。运算放大器504、nMOS晶体管506、以及反馈路径515形成运算放大器回路。在运算放大器504的第一端子529提供目标位线电压(例如，正输入端)，并且反馈路径515连接到运算放大器504的第二端子530(例如，负输入端)。
运算放大器504包含连接到nMOS晶体管506和514中每个的相应的栅极的输出端。运算放大器504配置为输出公共电压VSFG到nMOS晶体管506和514的栅极，使得晶体管506、514的源极电压跟随在晶体管506、514的栅极的电压VSFG。电流源516提供流过nMOS晶体管506的电流ISFG，电流ISFG与流过nMOS晶体管514的电流在相似级别。这为两个nMOS晶体管506、514中的每一个产生了相似的栅极到源极电压VGS，并且产生了基本上等于在第一端子529的目标位线电压和在位线517上的电压VBL的反馈路径515上的电压。位线517连接在nMOS晶体管514的漏极与存储器单元522之间。位线517上的电压VBL跟随源极跟随器栅极电压VSFG，源极跟随器电压反过来跟随在第一端子529的目标位线电压。nMOS晶体管506的漏极耦合到供应电压VSUP。nMOS晶体管514的漏极连接到感测电压节点525。
感测电压节点525也直接连接到参考电流源510、辅助性电流晶体管550、以及预充电晶体管560中的每一个。参考电流源510在电流限制器电路570与感测电压节点525之间连接，并且提供参考电流IREF到感测电压节点525。在一个实施例中，参考电流源510是用于提供参考电流的构件。提供参考电流的构件可以是有源电流源、无源电流源、恒流二极管、Zener二极管电流源、LED电流源、具有二极管补偿的晶体管电流源、电流镜、运算放大器电流源、电压调节器电流源、其组合、或本领域已知的任何其它电流源。
辅助性电流晶体管550可以实现为n-MOS晶体管。如此，辅助性电流晶体管550是用于选择性地向与存储器单元相关联的位线提供辅助性电流的构件。在实施例中，用于选择性地提供辅助性电流的构件还包含用于响应于位线上的电流量超过参考电流量而选择性地控制辅助性电流的构件。在替代实施例中，辅助性电流晶体管550可以是p-MOS晶体管、BJT晶体管，或本领域已知的可以选择性地开通(即，使导电)和关断(即，使不导电)的任何其它开关装置，以选择性地通过辅助性电流。
辅助性电流晶体管550并联连接到参考电流源510，并且在电流限制器电路570与感测电压节点525之间连接。辅助性电流晶体管550配置为选择性地提供辅助性电流ISUP到感测电压节点525。辅助性电流ISUP附加到由参考电流源510提供的参考电流IREF。响应于存储器单元电流在第一电流状态(例如，高状态)的幅值超过参考电流IREF的幅值，提供辅助性电流ISUP。辅助性电流晶体管550的源极连接到电流限制器电路570的输出端，并且辅助性电流晶体管550的漏极直接连接到感测电压节点525。在实施例中，电压源VG2可以连接到CMOS多路复用器或其它控制电路的输出端。辅助性电流晶体管550的栅极电压可以由CMOS多路复用器或其它控制电路自动控制，该其它控制电路选择性地施加电压到辅助性电流晶体管550的栅极。在一个实施例中，基于存储器系统的给定状态，CMOS多路复用器或其它控制电路将栅极电压VG2从零(禁用辅助性电流晶体管)选择性地切换到VSFG(激活辅助性电流晶体管)。
辅助性电流晶体管550使用能够实现现有感测放大器电路的具有最少复杂度的电路配置允许实时检测存储器单元中的转换。另外，实时检测允许电路立刻验证或检测存储器单元内的任何期望或不期望的转换，这允许更快的写入和读取操作。
电路500的电流限制器电路570包含两个镜像p沟道MOSFET(pMOS)晶体管571和572以及限制电流源576。pMOS晶体管571和572的源极节点连接到具有供应电压VSUP的电源。限制电流源576在路径573中提供固定电流ILIMIT，路径573经由pMOS晶体管571和572与路径577镜像。(pMOS晶体管描绘为在栅极节点具有小圆圈的晶体管标志，而nMOS晶体管描绘为在栅极节点不具有小圆圈的晶体管标志。)pMOS晶体管571和572的栅极节点耦合在一起。pMOS晶体管571的漏极节点耦合到限制电流源576，并且pMOS晶体管572的漏极节点直接耦合到参考电流源510和辅助性电流晶体管550的漏极。
预充电晶体管560的漏极连接到感测电压节点525。在存储器单元522的读取或写入操作的预充电期间，预充电晶体管560的栅极连接到配置为接收预充电激活电压的预充电节点，该预充电激活电压激活预充电晶体管560，使得供应电压VSUP连接到供应到感测电压节点525的预充电晶体管560的源极。
比较器512包含连接到感测电压节点525的正输入端535，该正输入端535因此从感测电压节点接收电压VSENSE。在一个实施例中，比较器512是运算放大器。比较器512还包含接收固定参考电压VREF的负输入端536。因此比较器512配置为将来自感测电压节点525的电压与固定参考电压VREF比较，并且在检测节点560输出对应的检测信号SADETECT。比较器512是经由感测电压与参考电压的比较来检测存储器单元从第一电流状态到第二电流状态的转换的构件。在替代实施例中，用于经由将感测电压与参考电压进行比较来检测从第一电流状态到第二电流状态的转换的构件可以通过软件、多个运算放大器、晶体管、其组合、或在本领域中是已知的任何其它构件来实现。
图6是根据说明性实施例的存储器单元电流转换检测电路中的参考变量的时序图。更具体地说，图6描绘了存储器单元电流ICELL的转换的检测的时序图。即，该时序图描绘了存储器单元电流ICELL(即，流过存储器单元252的电流)根据说明性实施例从高到低和从低到高的转换。应该理解，术语“高”和“低”是关于参考变量。例如，高存储器单元电流ICELL意味着存储器单元电流ICELL大于参考电流IREF(即，由参考电流源510产生的电流)，并且低存储器单元电流ICELL意味着存储器单元电流ICELL小于参考电流IREF。
从图6的左边开始，存储器单元电流ICELL大于参考电流IREF，该参考电流IREF设定在恒定电流I0(例如，存储器单元处于设定(SET)状态)。由于在初始条件下ICELL大于IREF，电路将检测何时ICELL转换到小于IREF。为了检测ICELL从高到低的转换，通过施加栅极电压VG2到辅助性电流晶体管550的栅极上，在T0处激活(即，使导电)辅助性电流晶体管。在一些实施例中，栅极电压VG2可以等于源极跟随器电压VSFG。在替代实施例中，VG2是激活晶体管的任何幅值。由于ICELL大于IREF，辅助性电流晶体管550将供应辅助性电流ISUP到电压感测节点525。这样做，位线517的电压保持目标位线电压。
在T1处，存储器单元电流ICELL降低到IREF以下(例如，存储器单元522被复位(RESET))。在该时刻，电压感测节点525处的电压VSENSE开始幅值上升，并且关断辅助性电流晶体管550(即，禁用辅助性电流晶体管)。换句话说，ISUP变为零，因为栅极电压VG2相比于它的源极电压(即，VSENSE)不再足够大以在辅助性电流晶体管550中形成导电沟道(即，辅助性电流晶体管550被禁用)。在ISUP变为零之后，VSENSE继续上升，因为IREF大于ICELL。一旦VSENSE变得大于固定参考电压VREF，比较器512将其输出SADETECT从低转换到高，并且存储器单元电流(ICELL)转换被检测到。ICELL从低到高的转换的整个检测时间在从T1到T2的时间段发生。在一些实施例中，从T1到T2的时间段是大约50纳秒。在替代实施例中，从T1到T2的时间段大于或小于50纳秒。
继续T2之后的图6，存储器单元电流ICELL小于IREF(例如，存储器单元被复位(RESET))。为了检测ICELL从低到高的转换，辅助性电流晶体管550的栅极电压VG2在T3处降低到零。在替代实施例中，VG2可以被降低到确保辅助性电流晶体管550在整个转换中将保持禁用的任何幅度。由于在降低VG2的幅值之前ISUP已经是零，电路中的电流不被影响。
在T4处，存储器单元电流ICELL变得大于IREF，因此从低状态转换到高状态(例如，存储器单元522被设定(SET))。电压感测节点525处的电压VSENSE开始在幅值上减小。一旦VSENSE变得小于固定参考电压VREF，比较器512将其输出SADETECT从高转换到低，并且转换被检测到。ICELL从高到低的转换的整个检测时间在从T4到T5的时间段发生。在一些实施例中，从T4到T5的时间段是大约50纳秒。在替代实施例中，从T4到T5的时间段是大于或小于50纳秒。T5之后，可以重复该周期。
在其它应用中，仅读取存储器单元处于的状态是有益的。这可以在确保所有存储器单元都被正确设定(SET)或复位(RESET)的写入周期之后执行。可以通过将辅助性电流晶体管550的栅极电压VG2设定为零来读取存储器单元的状态。如果ICELL小于IREF，则VSENSE将大于VREF，并且SADETECT将为高。然而，如果ICELL大于IREF，则VSENSE将小于VREF，并且SADETECT将为低。然后，感测电路、逻辑板、或其它计算装置可以读取SADETECT，并且检测存储器单元的电流状态。另外，感测电路可以验证存储器单元处于正确的状态，并且如果它不处于正确的状态，将产生错误。
图7A是用于检测存储器单元中的转换的电路的示意图，其描绘了根据说明性实施例的电路的第一状态期间的电流流动。图7B是用于检测存储器单元中的转换的电路的示意图，其描绘了根据说明性实施例的电路的第二状态期间的电流流动。更具体地说，图7A描绘了当辅助性电流晶体管750被激活或开通(即，有电流流过)时的电路700。图7B描绘了当辅助性电流晶体管750被禁用或关断(即，没有电流流过)时的电路700。
在图7A中，辅助性电流晶体管750的栅极电压VG2被开通。换句话说，VG2具有足够大的幅值以克服本征阈值电压，并且在辅助性电流晶体管750内产生导电沟道。在实施例中，VG2具有等于源极跟随器电路710的输出的电压VSFG。在该状态，存储器单元电流ICELL大于参考电流IREF。因此，辅助性电流晶体管750供应在电压感测节点725处满足基尔霍夫电流定律所需的辅助性电流ISUP(即，ICELL和IREF的幅值的差值)。
在图7B中，关断辅助性电流晶体管750(即，没有电流流过辅助性电流晶体管750)。图7B中描绘的状态可能在该时间中的两个不同点发生。例如，当ICELL从大于IREF转换到小于IREF并且当栅极电压VG2被关断(或不超过辅助性电流晶体管750的本征阈值电压)时，辅助性电流晶体管750被关断。在这些情况的任一种中，栅极电压VG2和电压感测节点725处的电压VSENSE之间的电压差值不足够大以克服固有阈值，并且导电沟道不存在。换句话说，ISUP等于零。在这种状态下，电压将波动，以便于确保在电压感测节点725处满足基尔霍夫电流定律。
图7A和7B中还描绘了不直接流入存储器单元的电流，例如电流ISFG和ILIMIT。ISFG是允许源极跟随器710操作并保持恒定输出电压VSFG的电流。ILIMIT是电流镜720中使用的限制电流，并且确保存储器单元电流ICELL不超过定义的限制电流ILIMIT。例如，如果存储器电流ICELL的电流超过ILIMIT，位线电压VBL下降，其减少ICELL。因此，ILIMIT和电流镜720确保当操作该电路时，硬件不受损。
图8描绘了根据说明性实施例的用于检测存储器单元中的转换的电路的操作800的方法。应当理解，下文中的操作可以包含在操作的应用中的其它步骤。例如，该操作中可以包含施加供应电压并且设定限制和参考电流。在实施例中，ILIMIT和IREF是由恒定电流源产生的恒定电流。在另一个实施例中，ILIMIT和IREF是在从10微安到110微安的微安范围中。在电路的操作800的方法中，ILIMIT的幅值比IREF大。
在操作801中，参考电流源施加参考电流到电压感测节点和感测放大器的位线。例如，使用图5的电路500，将参考电流IREF供应到电压感测节点525和位线517上。在操作802中，辅助性电流晶体管激活(即，使导电)并且施加辅助性电流到感测放大器的电压感测节点和位线上。例如，再次使用图5中的电路500，辅助性电流晶体管550被激活，因此供应辅助性电流ISUP到电压感测节点525和位线517上。
在操作803中，检测部件检测存储器单元电流从第一状态到第二状态的转换。例如，再次使用图5中的电路500，通过读取电路的输出SADETECT检测到(例如，通过读取电路)存储器单元电流ICELL从高到低的转换。在实施例中，存储器单元电流从外部写入电路转换而来。当存储器单元电流ICELL大于参考电流IREF时，存储器单元电流ICELL被认为是高，并且当其小于参考电流IREF时，存储器单元电流ICELL被认为是低。电压VSENSE基于在感测电压节点处从辅助性电流晶体管接收的电流和在感测电压节点处从参考电流源接收的电流。
当存储器单元电流ICELL从高转换到低，电压感测节点525处的电压VSENSE开始幅值上升，并且关断辅助性电流晶体管550(即，导电沟道消失)。换句话说，辅助性电流ISUP变为零。电压VSENSE继续上升，并且当其大于参考电压VREF时，输出SADETECT从一个状态转换到另一个状态(例如，从低电压到高电压)。SADETECT的转换是指示转换已经发生的验证信号。在实施例中，检测部件是诸如比较VREF与VSENSE的运算放大器的比较器。如果检测到SADETECT的转换，则存储器单元状态的转换被验证。然而，如果在写入操作后的设定时间段内没有检测到SADETECT的转换，读取电路可以产生错误。或者，如果当存储器单元状态没被转换时检测到SADETECT的转换，外部电路可以产生错误以指示装置中的故障。
为了描述本公开的创新方面的目的，以下描述针对某些实现方式。然而，具有本领域常规技术的人员将容易认识到，本文中的教导可以以多种不同的方式应用。所描述的实现方式可以包含在各种电子装置中，或与各种电子装置相关联，这些电子装置诸如但不限于：移动电话、持多媒体因特网的蜂窝电话、移动电视接收器、无线装置、智能电话、蓝牙设备、个人数据助理(PDA)、无线电子邮件接收器、手提或便携式计算机、上网本、笔记本、智能本、平板电脑、打印机、复印机、扫描仪，传真装置、全球定位系统(GPS)接收器/导航仪、相机、数字媒体播放器(诸如MP3播放器)、摄像机、游戏机、手表、可穿戴设备、时钟、计算器、电视监视器、平板显示器、电子阅读设备(诸如电子阅读器)，计算机显示器、自动显示器(诸如里程表和速度计显示器)、驾驶舱控制器和显示器、摄像机视图显示器(诸如车辆中的后视摄像机的显示器)、电子照片、电子广告牌或标志、投影仪、建筑结构、微波炉、冰箱、立体音响系统、磁带录音机或播放机、DVD播放机、CD播放机、录像机、收音机、便携式存储器芯片、洗衣机、烘干机、洗衣机/烘干机、停车计量表、包装(诸如在机电系统(EMS)应用中，除了非EMS应用之外，该机电系统应用还包含微机电系统(MEMS)应用)、美学结构(诸如珠宝或衣服上的图像显示)和各种EMS设备。
如本文所使用的，提及项目列表中的“至少一个”的短语是指这些项目的任何组合，包含单个组件。例如，“a、b或c中至少一个”旨在覆盖：a、b、c、a-b、a-c、b-c、以及a-b-c。
与本文中所公开的实现方式结合的各种说明性逻辑装置、逻辑块、模块、电路和算法过程可以被实现为电子硬件、电脑软件或两者的组合。硬件和软件的可交换性一般在功能方面进行了描述，并且在上述各种说明性部件、块、模块、电路和过程中进行了说明。这些功能是以硬件还是软件来实现取决于特定的应用和对整个系统施加的设计限制。
用于实现结合本文公开的方面所描述的各种说明性逻辑装置、逻辑块、模块和电路的硬件和数据处理设备可以用通用单芯片或多芯片处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、分立栅极或晶体管逻辑装置、分立硬件部件、或用于进行本文中所描述的功能的其设计的任何组合来实现或进行。通用处理器可以是微处理器，或者任何传统处理器、控制器、微控制器、或状态机。处理器还可以实现为计算装置的组合，诸如DSP和微处理器的组合、多个微处理器、一个或多个微处理器连同DSP核、或任何其它这样的配置。在一些实现方式中，特定过程和方法可以由特定于给定功能的电路进行。
在一个或多个方面，所描述的功能可以以硬件、数字电路、计算机软件、包含本说明书公开的结构和它们的结构性等效物的固件、或其任何组合来实现。本说明书中所描述的主题的实现方式也可以被实现为一个或多个计算机程序，即，一个或多个计算机程序指令模块，该程序指令模块在计算机存储介质上编码以由数据处理设备执行，或控制数据处理设备的操作。
对本公开中所描述的实现方式的各种修改对本领域的技术人员是显而易见的，并且本文所限定的基本原理可以应用到其它实现方式中而不脱离本公开的精神或范围。因此，权利要求不旨在限于本文中所示出的实现方式，而是将被赋予与本公开、本文公开的原理和新颖特征一致的最宽范围。
此外，具有本领域常规技术的人员将会容易理解，有时为便于描述附图而使用方向性术语，并且指示对应于在正确的定向的页面上的图的定向的相对位置，并且可能不反映任何所实现的装置的正确定向。
本说明书中在上下文中的分开的实现方式中所描述的某些特征还可以在单个实现方式中组合实现。相反，在单个实现方式的上下文中所描述的各种特征还可以以多个实现方式分开实现，或以任何合适的子组合实现。然而，尽管特征可能在上面被描述为以某些组合起作用并且甚至最初要求如此，但是来自所要求保护的组合的一个或多个特征可以在一些情况下从该组合中删除，并且所要求保护的组合可以针对子组合或子组合的变体。
类似的，尽管操作在附图中被描绘为处于特定顺序，这不应当理解为需要这些操作以示出的特定顺序或序列顺序进行，或进行所有说明性操作，以实现期望的结果。此外，附图可以以流程图的形式示意性地描绘另一个示例过程。然而，没有被描绘的其它操作可以并入示意性地说明的示例过程。例如，可以在任何说明性操作的之前、之后、同时或之间进行一个或多个附加性操作。在某些情况下，多任务和并行处理可能是有益的。此外，上面描述的实现方式的各种系统部件的分离不应当理解为在所有实现方式中都需要这样的分离，并且应当理解，所描述程序部件和系统通常可以一起被集成在单个软件产品或封装到多个软件产品中。此外，其它实现方式在下面的权利要求范围内。在一些情况下，权利要求中引用的动作可以以不同的顺序进行，并且仍然实现期望的结果。

Claims (21)

1.一种设备，包括：
存储器单元；
位线，所述位线连接到所述存储器单元；
感测电压节点，所述感测电压节点连接到所述位线；
比较器，所述比较器具有连接到所述感测电压节点的第一输入端和连接到参考电压的第二输入端，所述比较器电路配置为：
将所述感测电压节点的电压与所述参考电压比较；并且
基于所述感测电压节点处的电压与所述参考电压的比较输出检测信号；
参考电流源，所述参考电流源连接到所述感测电压节点并且配置为向所述感测电压节点提供参考电流；以及
辅助性电流晶体管，所述辅助性电流晶体管连接到所述感测电压节点，并且配置为响应于通过所述存储器单元的电流超过所述参考电流，向所述感测电压节点提供辅助性电流，所述参考电流源与所述辅助性电流晶体管并联连接。
2.如权利要求1所述的设备，还包括连接到所述参考电流源和所述辅助性电流晶体管的电流限制器电路，其中所述参考电流源和所述辅助性电流晶体管在所述电流限制器电路与所述感测电压节点之间并联连接。
3.如权利要求2所述的设备，其中所述电流限制器电路包括连接到电流镜电路的限制电流源，并且其中所述电流镜电路还连接到所述参考电流源和所述辅助性电流晶体管。
4.如权利要求1所述的设备，还包括预充电晶体管，所述预充电晶体管连接到所述感测电压节点，并且配置为在检测存储器单元转换之前，预充电所述感测电压节点。
5.如权利要求4所述的设备，其中所述预充电晶体管与所述辅助性电流晶体管分离。
6.如权利要求1所述的设备，其中所述比较器包括运算放大器，并且其中所述感测电压节点连接到所述运算放大器的正端子，并且所述参考电压连接到所述运算放大器的负端子。
7.如权利要求1所述的设备，还包括连接到所述位线和所述感测电压节点的源极跟随器电路，其中所述源极跟随器电路配置为在所述位线上保持固定电压。
8.如权利要求7所述的设备，其中所述源极跟随器电路包括：
运算放大器，所述运算放大器具有正输入端、负输入端、以及输出端；以及
第一晶体管，所述第一晶体管具有连接到所述运算放大器的输出端的栅极。
9.如权利要求8所述的设备，其中所述第一晶体管还包括连接到所述感测电压节点的漏极和经由所述位线连接到所述存储器单元的源极。
10.如权利要求8所述的设备，其中所述源极跟随器电路还包括：
第二晶体管，所述第二晶体管具有连接到所述运算放大器的输出端的栅极；以及
反馈路径，所述反馈路径连接在所述运算放大器的端子与所述第二晶体管的源极之间。
11.如权利要求1所述的设备，其中所述辅助性电流晶体管包括连接到所述电流限制器电路的输出端的漏极和连接到所述感测电压节点的源极。
12.一种方法，包括：
施加参考电流到与存储器单元相关联的位线；
在所述存储器单元的第一电流状态期间，激活辅助性电流晶体管，以向与所述存储器单元相关联的所述位线提供辅助性电流；以及
响应于所述位线上的电流量降低到所述参考电流值以下，检测所述存储器单元从所述第一电流状态到第二电流状态的转换，其中所述位线上的电流量降低到所述参考电流量以下使得所述辅助性电流晶体管禁用，并且还使得在比较器处接收到的感测电压超过参考电压。
13.如权利要求12所述的方法，其中响应于在所述第一电流状态期间所述存储器单元中的电流的幅值超过所述参考电流的幅值，提供所述辅助性电流。
14.如权利要求12所述的方法，还包括使用源极跟随器电路在所述位线上固定电压。
15.如权利要求12所述的方法，还包括使用电流限制器电路在所述位线上限制最大电流，其中所述电流限制器电路包括限制电流源和连接到所述辅助性电流晶体管和所述参考电流源的电流镜。
16.如权利要求12所述的方法，其中所述参考电流由恒流源供应，并且其中所述辅助性电流晶体管与所述恒流源并联连接。
17.如权利要求12所述的方法，其中所述比较器是运算放大器，所述运算放大器具有连接到所述运算放大器的第一输入端的所述参考电压，并且其中所述感测电压连接到所述运算放大器的第二输入端；并且
其中所述转换使得所述运算放大器的输出从第一电压转换到高于所述第一电压的第二电压。
18.一种设备，包括：
用于施加参考电流到与所述存储器单元相关联的位线的构件；
用于向与所述存储器单元相关联的位线选择性地提供辅助性电流的构件，其中所述用于选择性地提供辅助性电流的构件还包括响应于所述位线上的电流量超过所述参考电流量，用于禁用所述辅助性电流的构件；以及
响应于感测电压超过参考电压，用于检测所述存储器单元从第一电流状态到第二电流状态的转换的构件，其中所述感测电压取决于所述位线上的电流量。
19.一种方法，包括：
编程存储器单元，其中编程所述存储器单元包括将所述存储器单元从第一状态转换到第二状态；
进行操作以确定所述存储器单元是处于所述第一状态还是所述第二状态，其中进行所述操作包括将感测电压节点处的感测电压与参考电压比较，其中所述感测电压基于在所述感测电压节点处从辅助性电流晶体管接收的第一电流和在所述感测电压节点处从参考电流源接收的第二电流。
20.如权利要求19所述的方法，其中所述操作还包括验证所述存储器单元是否已经从所述第一状态转换到所述第二状态，其中到所述第二状态的转换使得位线上的电流量下降到来自所述参考电流源的第二电流量以下，并且其中到所述第二状态的转换使得所述辅助性电流晶体管禁用，并且还使得所述感测电压超过所述参考电压。
21.如权利要求20所述的方法，还包括：如果在编程所述存储器单元之后，如果所述存储器单元被验证为没有处于所述第二状态，则产生错误。
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