CN108574560B - 一种编码方法、译码方法、装置和设备 - Google Patents

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Abstract

本申请提供一种编码方法、译码方法、装置和设备，该方法包括：发送设备对信息比特序列进行编码得到编码后的比特序列，编码后的比特序列中包括所述信息比特，冻结比特，CRC校验比特和冻结校验比特，冻结校验比特与CRC校验比特的值通过相同的循环移位寄存器获取，发送设备对编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列，发送设备发送所述速率匹配后的序列。在编码的过程中，采用相同的循环移位寄存器同时进行冻结校验比特和CRC编码，对应的译码也可以采用相同的循环移位寄存器同时进行译码和校验，进行路径的提前选择，有效节省编码计算和译码计算的时间、空间，并降低计算复杂度。

Description

一种编码方法、译码方法、装置和设备
技术领域
本申请涉及通信技术，尤其涉及一种编码方法、译码方法、装置和设备。
背景技术
极化码(Polar Codes)是2008年由
Figure BDA0001244625810000011
提出的一种新型信道编码。极化码基于信道极化(Channel Polarization)进行设计，是第一种能够通过严格的数学方法证明达到信道容量的构造性编码方案，Polar码是一种线性块码。
但是采用何种编码方式更方便，并且也使得解码端能够对编码后的比特序列进行纠错，现有技术中还没有明确的方案。
发明内容
本申请提供一种编码方法、译码方法、装置和设备，用于解决polar码如何通过编码，以使接收端能够对编码后的比特序列进行纠错的问题。
本申请第一方面提供一种编码方法，包括：
发送设备获取待编码的信息比特序列；
所述发送设备对所述待编码的信息比特进行编码得到编码后的比特序列，所述编码后的比特序列中包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的值通过相同的循环移位寄存器获取；
所述发送设备对所述编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列；
所述发送设备发送所述速率匹配后序列。
在本方案中，发送设备即编码侧既可以是网络设备，也可以是终端，相应的，接收设备即译码侧既可以是终端也可以是网络设备，该方案可以用于终端和网络设备之间的信息交互，也可以应用于终端与终端之间的信息交互，对此本方案不做限制。
在编码发送的过程中，通过采用共用CRC硬件资源统一进行PC与CRC编码的方法，起到了简化编码算法的时间、空间及计算复杂度的问题，并能够实现并行化编码。
一种具体的实现方式中，所述循环移位寄存器为CRC寄存器。
一种具体的实现方式中，所述冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
该方案中，冻结校验比特的值可以是循环移位寄存器在循环移位的过程中处于最高位的一个比特的值，也可以是循环移位寄存器在循环移位的过程中任意一个比特位的值。
一种具体的实现方式中，所述发送设备对所述待编码的信息比特进行编码，包括：
所述发送设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值；
当待编码的比特为冻结校验比特时，则采用所述循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值；
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
一种具体的实现方式中，当冻结校验比特前包括CRC校验比特时，所述方法还包括：
根据所述CRC校验比特的值更新所述循环移位反馈寄存器。
一种具体的实现方式中，根据所述信息比特的值更新所述循环移位寄存器中比特位的值，包括：
按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值；或者，
按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结校验比特时，所述方法还包括：
根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结比特时，所述方法还包括：
根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
一种具体的实现方式中，当待编码的比特为冻结校验比特位时，从所述循环移位反馈寄存器中获取数值作为冻结校验比特的值进行赋值，包括：
从所述循环移位反馈寄存器中的任一位读取数值作为冻结校验比特的值填入；
或者，
通过多路复用器从所述循环移位反馈寄存器中获取数值作为冻结校验比特的值填入。
一种具体的实现方式中，通过多路复用器从所述循环移位寄存器中获取冻结校验比特的值，包括：
通过多路复用器从所述循环移位反馈寄存器的最低位开始依次读取数值作为冻结校验比特的值；
或者，
通过多路复用器从所述循环移位反馈寄存器的最高位开始依次读取数值作为冻结校验比特的值；
或者，
通过多路复用器从所述循环移位反馈寄存器的数据输入位开始依次读取数值作为冻结校验比特的值；
或者，
通过多路复用器从所述循环移位反馈寄存器的预设位开始依次读取数值作为冻结校验比特的值；
或者，
通过多路复用器采用交织序列从所述循环移位反馈寄存器以伪随机的形式获取数值作为冻结校验比特的值。
本申请第二发面提供一种译码方法，包括：
接收设备接收速率匹配后序列；
所述接收设备对所述速率匹配后序列进行解速率匹配处理得到待译码序列；
所述接收设备对所述待译码序列进行译码和校验得到信息比特序列；所述待译码序列包括信息比特，冻结比特，CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的校验值通过相同的循环移位寄存器获取。
与编码侧对应的，该接收设备既可以是网络设备，也可以是终端。
该方案通过采用共用CRC硬件资源统一进行CRC译码与PC校验，在简化译码算法的空间、时间及计算复杂度的同时，可以减少译码延迟。
一种具体的实现方式中，所述循环移位寄存器为CRC寄存器。
一种具体的实现方式中，所述冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
一种具体的实现方式中，所述接收设备对所述待译码序列进行译码和校验得到信息比特序列，包括：
所述接收设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验；
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为所述循环移位反馈寄存器的一个比特对应的值；
当待译码的比特为冻结比特时，则译码为固定的冻结值。
一种具体的实现方式中，当冻结校验比特前包括CRC校验比特时，所述方法还包括：
根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
一种具体的实现方式中，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值，包括：
按照从最低位到最高位的顺序译码得到的信息比特的值更新所述循环移位寄存器中比特位的值。
一种具体的实现方式中，当待译码的比特为冻结校验比特时，所述方法还包括：
根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
一种具体的实现方式中，当待译码的比特为冻结比特时，所述方法还包括：
根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
一种具体的实现方式中，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
一种具体的实现方式中，当待译码的比特为冻结校验比特位时，将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验，包括：
将译码得到的冻结校验比特值与从所述循环移位反馈寄存器中的任一位读取得到的冻结校验比特的校验值进行校验；
或者，
将译码得到的冻结校验比特值与通过多路复用器从所述循环移位反馈寄存器中获取的冻结校验比特的校验值进行校验。
一种具体的实现方式中，通过多路复用器从所述循环移位寄存器中获取冻结校验比特的校验值，包括：
通过多路复用器从所述循环移位反馈寄存器的最低位开始依次读取得到的冻结校验比特的校验值；
或者，
通过多路复用器从所述循环移位反馈寄存器的最高位开始依次读取得到的冻结校验比特的校验值；
或者，
通过多路复用器从所述循环移位反馈寄存器的数据输入位开始依次读取得到的冻结校验比特的校验值；
或者，
通过多路复用器从所述循环移位反馈寄存器的预设位开始依次读取得到的冻结校验比特的校验值；
或者，
通过多路复用器采用交织序列从所述循环移位反馈寄存器以伪随机的形式获取到的冻结校验比特的校验值。
本申请第三方面提供一种编码装置，包括：
处理模块，用于获取待编码的信息比特序列；
所述处理模块还用于对所述待编码的信息比特进行编码得到编码后的比特序列，所述编码后的比特序列中包括所述信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的值通过相同的循环移位寄存器获取；
所述处理模块还用于对所述编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列；
发送模块，用于发送所述速率匹配后序列。
一种具体的实现方式中，所述循环移位寄存器为CRC寄存器。
一种具体的实现方式中，所述冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
一种具体的实现方式中，所述处理模块具体用于：
根据所述信息比特的位置、所述冻结比特的位置、所述CRC校验比特的位置和所述冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值；
当待编码的比特为冻结校验比特时，则采用所述循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值；
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
一种具体的实现方式中，当冻结校验比特前包括CRC校验比特时，所述处理模块还用于根据所述CRC校验比特的值更新所述循环移位反馈寄存器。
一种具体的实现方式中，所述处理模块具体用于：
按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值；或者，
按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结校验比特时，所述处理模块还用于根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结比特时，所述处理模块还用于根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
一种具体的实现方式中，当待编码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
本申请第四方面提供一种译码装置，包括：
接收模块，用于接收速率匹配后序列；
处理模块，用于对所述速率匹配后序列进行解速率匹配处理得到待译码序列；
所述处理模块还用于对所述待译码序列进行译码和校验得到信息比特序列；所述待译码序列包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的校验值通过相同的循环移位寄存器获取。
一种具体的实现方式中，所述循环移位寄存器为CRC寄存器。
一种具体的实现方式中，所述冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
一种具体的实现方式中，所述处理模块具体用于：
根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验；
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为所述循环移位反馈寄存器的一个比特对应的值；
当待译码的比特为冻结比特时，则译码为固定的冻结值。
一种具体的实现方式中，当冻结校验比特前包括CRC校验比特时，所述处理模块还用于根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
一种具体的实现方式中，所述处理模块具体用于按照从最低位到最高位的顺序译码得到的信息比特的值更新所述循环移位寄存器中比特位的值。
一种具体的实现方式中，当待译码的比特为冻结校验比特时，所述处理模块还用于根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
一种具体的实现方式中，当待译码的比特为冻结比特时，所述处理模块还用于根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
一种具体的实现方式中，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
应理解，在上述编码装置或者译码装置的实现中，处理模块可以被具体实现为处理器，发送模块可以被实现为发送器，接收模块可以被时限为接收器。
本申请第五方面提供一种发送设备，包括：存储器、处理器、发送器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行第一方面任一项所述的编码方法。
在上述发送设备的具体实现中，处理器的数量为至少一个，用来执行存储器存储的执行指令，即计算机程序。使得发送设备通过通信接口与接收设备之间进行数据交互来执行上述第一方面或者第一方面的各种实施方式提供的编码方法，可选的，存储器还可以集成在处理器内部。
本申请第六方面提供一种接收设备，包括：存储器、处理器、接收器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行第二方面任一项所述的译码方法。
在上述接收设备的具体实现中，处理器的数量为至少一个，用来执行存储器存储的执行指令，即计算机程序。使得接收设备通过通信接口与发送设备之间进行数据交互，来执行上述第二方面或者第二方面的各种实施方式提供的译码方法，可选的，存储器还可以集成在处理器内部。
本申请第七方面提供一种存储介质，包括：可读存储介质和计算机程序，所述计算机程序用于实现第一方面任一项提供的编码方法。
本申请第八方面提供一种存储介质，包括：可读存储介质和计算机程序，所述计算机程序用于实现第二方面任一项提供的译码方法。
本申请第九方面提供一种程序产品，该程序产品包括计算机程序(即执行指令)，该计算机程序存储在可读存储介质中。发送设备的至少一个处理器可以从可读存储介质读取该计算机程序，至少一个处理器执行该计算机程序使得发送设备实施第一方面或者第一方面的各种实施方式提供的编码方法。
本申请第十方面提供一种程序产品，该程序产品包括计算机程序(即执行指令)，该计算机程序存储在可读存储介质中。接收设备的至少一个处理器可以从可读存储介质读取该计算机程序，至少一个处理器执行该计算机程序使得接收设备实施上述第二方面或者第二方面的各种实施方式提供的译码方法。
本申请提供的编码方法、译码方法、装置和设备，发送设备获取待编码的信息比特序列，发送设备对待编码的信息比特进行编码得到编码后的比特序列，编码后的比特序列中包括所述信息比特，冻结比特，CRC校验比特和冻结校验比特，冻结校验比特与CRC校验比特的值通过相同的循环移位寄存器获取，发送设备对编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列，发送设备发送所述速率匹配后的序列。在编码的过程中，采用相同的循环移位寄存器同时进行冻结校验比特和CRC编码，对应的译码也可以采用相同的循环移位寄存器同时进行译码和校验，进行路径的提前选择，有效节省编码计算和译码计算的时间、空间，并降低计算复杂度。
附图说明
图1为常用的无线通信的基本流程示意图；
图2a为常用的CA-Polar和PC-Polar级联编码的流程示意图；
图2b为常用的CA-Polar和PC-Polar级联编码的译码示意图；
图3为本申请提供的编码方法和译码方法的一种应用系统示意图；
图4为本申请提供的编码方法和译码方法的交互流程图；
图5为本申请提供的编码方法的具体流程示意图；
图6为本申请提供的译码方法的具体流程示意图；
图7为本申请一实例的CRC寄存器中信息比特输入示意图；
图8为本申请一实例的CRC寄存器中另一信息比特输入示意图；
图9为本申请一实例的CRC寄存器的冻结校验比特输入示意图；
图10为本申请一实例的CRC寄存器的另一冻结校验比特输入示意图；
图11为本申请一实例的CRC寄存器的通过多路复用器选择冻结校验比特输入的示意图；
图12至图14为本申请一实例的通用寄存器示意图；
图15为本申请一实例的寄存器移位信号发生装置示意图；
图16为本申请一实例的另一寄存器移位信号发生装置示意图；
图17为本申请一实例的寄存器的另一冻结校验比特输入示意图；
图18为本申请提供的编码装置的结构示意图；
图19为本申请提供的译码装置的结构示意图。
具体实施方式
本申请实施例的技术方案可以应用5G通信系统或未来的通信系统，也可以用于其他各种无线通信系统，例如：全球移动通讯(Global System of Mobile communication，GSM)系统、码分多址(CDMA，Code Division Multiple Access)系统、宽带码分多址(Wideband Code Division Multiple Access，WCDMA)系统、通用分组无线业务(GeneralPacket Radio Service，GPRS)、长期演进(Long Term Evolution，LTE)系统、LTE频分双工(Frequency Division Duplex，FDD)系统、LTE时分双工(Time Division Duplex，TDD)、通用移动通信系统(Universal Mobile Telecommunication System，UMTS)等。
图1为常用的无线通信的基本流程示意图，如图1所示，在发送端，信源依次经过信源编码、信道编码、数字调制后发出。在接收端，依次经过数字解调、信道译码、信源解码输出信宿。信道编码可以采用Polar码，而在信道译码的时候，可以采用SC译码、SCL译码等。为了提高Polar码的性能，现在又提出了很多在Polar码的基础上进行改进的技术，例如，CA-Polar码，PC-Polar码，CA+PC-Polar等等。
图2a为常用的CA-Polar和PC-Polar级联编码的流程示意图，如图2a所示，(1)对待编码的信息比特a0,a1,a2,...,aA-1先进行级联循环冗余校验(Cyclic Redundancy Check，CRC)编码得到b0,b1,……bB-1；(2)再进行PC编码，根据确定的信息比特、冻结比特和校验冻结比特的位置设置信息比特、静态冻结比特和校验冻结比特的值，生成序列c0,c1,...,cC-1；(3)然后进行Polar编码(即极化编码)得到序列d0,d1,d2...,dD-1，最后进行速率匹配得到序列e0,e1,e2...,eE-1进行发送。CRC编码矩阵由如下参数唯一确定：CRC校验比特的数量、CRC校验比特的位置和CRC校验方程。而PC编码是由如下参数确定：校验冻结比特的位置和校验方程。
有一种级联CRC的Polar编码方法的实现步骤为：首先确定信息比特、冻结比特和校验比特的位置。然后将待编码的信息比特进行CRC编码，即进行CRC计算(其中，A表示信息比特的长度，B表示信息比特的长度和CRC校验比特的长度之和)，CRC计算的输入是信息比特a0,a1,a2,...,aA-1,生成的校验比特是p0,p1,p2,...,pKcrc-1。采用如下方式进行CRC编码得到b0,b1,……bB-1，其中，
bk＝ak for k＝0,1,2,...,A-1；
bk＝pk-A for k＝A,A+1,A+2,...,B-1；
在CRC编码得到的CRC编码序列b0,b1,……bB-1中设置信息比特、冻结比特和校验冻结比特的值。具体可采用如下方式进行信息比特、冻结比特以及校验冻结比特的值的设置，得到序列c0,c1,...,cC-1(C表示设置完信息比特、冻结比特以及校验冻结比特的值之后的序列长度，即C等于母码长度N)，其中，
ci＝bj for i∈信息比特；
ci＝0 for i∈冻结比特；
ci＝f(bj) for i∈校验冻结比特，f(.)表示校验方程；
然后进行Arikan Polar编码，其中(D表示Arikan Polar编码后的序列长度，与N相等)：
Figure BDA0001244625810000091
最后进行速率匹配。从d0,d1,d2...,dD-1序列中去除不传输的序列，得到传输序列e0,e1,e2...,eE-1，E表示速率匹配后的序列长度，即码长。完成编码后可将得到的传输序列发送给接收设备。
然而，该编码方法中CRC编码与PC编码(校验冻结比特值与校验方程的确定)是分别进行的，存在以下几个问题：1)、在操作上存在先后关系不便于并行化处理；2)、各个校验比特的校验方程及校验比特值的确定需要单独硬件单元来实现；3)、影响算法的时间复杂度、空间复杂度及计算复杂度。
图2b为常用的CA-Polar和PC-Polar级联编码的译码示意图，如图2b所示，首先SCL对Polar码进行译码，并输出L个幸存路径(L是一个参数)，然后对这些幸存路径进行CRC校验，选择CRC通过的路径为译码输出。这里如果没有路径通过CRC校验，译码失败，可以选择最大概率路径作为输出；如果多于一个路径通过CRC校验，选择其中概率最大的路径作为输出。该译码方法中存在以下几个问题：1)、FAR虚警概率问题，由于引入CRC进行辅助译码，那么CRC就需要重复检查路径L次，这样对于级联J比特CRC的译码虚警概率会由SC译码器的FAR＝2-J，升高到SCL译码器的FAR＝L×2-J，可见，当采用CRC辅助的SCL译码器时，在译码的最后阶段需采用CRC检查各条路径来辅助译码，会增加虚警概率；2)另外在SCL译码与CRC校验是分离进行的，不能实现提前路径选取和提前路径终止。
综上问题，本申请提供了可解决上述编码和译码中存在的问题的技术方案，下面结合附图为本申请提供的编码方法、译码方法进行详细说明。
图3为本申请提供的编码方法和译码方法的一种应用系统示意图，如图3所示，该方案应用在网络设备与终端之间的信息交互过程中，编码侧既可以是网络设备也可以是终端；与之相应的，译码侧既可以是终端也可以是网络设备。可选的，也可以应用在终端之间的信息交互过程中，对此本方案不做限制。
图4为本申请提供的编码方法和译码方法的交互流程图，如图4所示，该编码方法以及译码方法的具体实现步骤为：
S101：发送设备获取待编码的信息比特序列。
S102：发送设备对待编码的信息比特进行编码得到编码后的比特序列，编码后的比特序列中包括信息比特，冻结比特，CRC校验比特和冻结校验比特；冻结校验比特与CRC校验比特的值通过相同的循环移位寄存器获取。
在上述步骤中，发送设备需要发送信息时，将获取到的信息比特序列在同一个硬件(循环移位寄存器)中进行编码，即在进行信息比特的编码的同时进行CRC校验比特、冻结校验比特以及冻结比特的赋值，得到编码后的序列。
S103：发送设备对编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列。
S104：发送设备发送速率匹配后序列。
在上述步骤中，发送设备将进行CRC校验比特、冻结校验比特以及冻结比特的赋值得到的编码后序列继续进行极化编码和速率匹配后得到的速率匹配后序列进行发送。
对于接收设备，则接收发送设备发送的速率匹配后序列。
S105：接收设备对速率匹配后序列进行解速率匹配处理得到待译码序列。
S106：接收设备对待译码序列进行译码和校验得到信息比特序列；待译码序列包括信息比特，冻结比特，CRC校验比特和冻结校验比特；冻结校验比特与CRC校验比特的校验值通过相同的循环移位寄存器获取。
在上述步骤中，接收设备对解速率匹配处理后得到的待译码序列，进行极化译码，同时根据冻结校验比特和CRC校验比特的位置，在译码至CRC校验比特和冻结校验比特时，可根据相同的循环移位寄存器获取冻结校验比特与CRC校验比特的校验值进行校验，完成对译码路径的提前选择，而不需要在译码结束后再一一校验。
本实施例提供的编码方法和译码方法，在编码的过程中，采用相同的循环移位寄存器同时进行冻结校验比特和CRC编码，对应的译码也可以采用相同的循环移位寄存器同时进行译码和校验，进行路径的提前选择，有效节省编码计算和译码计算的时间、空间，并降低计算复杂度。
图5为本申请提供的编码方法的具体流程示意图，如图5所示，编码侧设备，即发送设备可通过以下几个步骤进行编码：
Step 1：位置确定
编码侧设备根据获取的待编码信息长度K(即待编码的信息比特序列的长度)，编码后信息长度M及辅助比特长度，确定信息比特、冻结比特和辅助比特的位置。其中辅助比特包括CRC比特和PC比特，其中用于检错与纠错的J比特CRC，仅用于纠错的比特CRCJ′1和仅用于纠错的J′2比特PC可以根据实际应用情况进行选择。
如果带编码信息的长度是固定的，那么信息比特、冻结比特和辅助比特的位置也可以相对固定，此时Step1就变成可选的了，即编码侧设备可以不执行Step1。
Step 2：设置信息比特、冻结比特和辅助比特的值
根据确定的信息比特的位置、冻结比特的位置以及辅助比特的位置，在待编码信息比特序列a0,a1,...,aA-1中设置信息比特、冻结比特以及辅助比特的值，得到序列b0,b1,...,bB-1，在该方案中序列b0,b1,...,bB-1与图2a中的比特b0,b1,...,bB-1不同，本方案中的序列b0,b1,...,bB-1为包括CRC和PC编码后的序列，具体的可采用下面的方式进行编码：
bi＝aj for i∈信息比特；
bi＝0 for i∈冻结比特；
对于属于辅助比特(如CRC或校验冻结比特)的采用统一的硬件资源(如：循环移位反馈寄存器)统一设定。其中，硬件资源的实现形式同时决定了校验冻结比特的校验方程。
Step 3：对辅助编码后得到的序列b0,b1,...,bB-1进行Polar编码(极化编码)，得到序列c0,c1,...,cC-1。
Step 4：对极化编码后的序列c0,c1,...,cC-1进行速率匹配得到序列d0,d1,...,dD-1。
在进行速率匹配之后，编码侧设备可将得到的速率匹配后序列发送至接收设备，即译码侧设备进行译码。
图6为本申请提供的译码方法的具体流程示意图，如图6所示，译码侧设备，即接收设备可通过以下几个步骤进行译码：
Step 1：解速率匹配
根据序列d0,d1,...,dD-1和打孔方案进行解速率匹配处理，恢复出序列c0,c1,...,cC-1。
Step 2：确定位置
确定信息比特、冻结比特和辅助比特的位置，辅助比特包括CRC比特和PC比特，该步骤可以在接收到速率匹配后序列之前执行，也可以在接收到速率匹配后序列之后执行，对此本方案不做限制。
Step 3：译码
与编码侧一致，译码侧设备根据确定出的信息比特的位置、冻结比特的位置以及辅助比特的位置，在利用Polar译码(极化译码)方法逐比特译码的同时利用统一硬件资源(如循环移位反馈寄存器)进行辅助比特译码和校验，实现译码路径的提前筛选、终止与最终的筛选，得到信息比特序列a0,a1,...,aA-1。
在上述的图5和图6所示的编码和译码方法中，通过采用共用CRC硬件资源统一进行PC与CRC编码的方法，起到了简化编码算法的时间、空间及计算复杂度的问题，并能够实现并行化编码。通过采用共用CRC硬件资源统一进行CRC译码与PC校验，在简化译码算法的空间、时间及计算复杂度的同时，可以减少译码延迟。
在上述图4至图6所示的编码方法和译码方法的基础上，下面以具体的实现为例，对本方案编码和译码过程的具体实现进行说明。
图4所示的步骤S102可具体实现为：所述发送设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；该循环移位寄存器为预先确定的多项式对应的一种移位寄存器，该多项式为预先配置在发送设备和接收设备中，或者发送设备与接收设备协议确定的多项式，编码和译码使用同样的多项式，该多项式用于表示进行辅助比特运算的循环移位反馈寄存器的运算结构。
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值。
当待编码的比特为冻结校验比特时，则采用所述循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值。
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
在该方案中，应理解所述循环移位反馈寄存器为所述多项式对应的多种循环移位反馈寄存器(也称为循环反馈移位寄存器)中的任一种，例如可以是只使用输入进行计算的寄存器，也可以是既使用输入也使用输出进行计算的寄存器，还可以是使用输出进行计算的寄存器，但是在具体的使用中一旦选定多项式对应的一种循环移位反馈寄存器，则在处理过程该循环移位反馈寄存器是唯一的，接收设备侧也同样如此，并且需要与接收设备采用一致的循环移位反馈寄存器。
可选的，该循环移位反馈寄存器为CRC寄存器。
可选的，冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
可选的，在上述编码过程中，当待编码比特为CRC校验比特时，且CRC校验位与冻结校验比特穿插设置，即在冻结校验比特之前包括一个或者多个CRC校验比特时，发送设备还根据编码得到的CRC校验比特的值更新所述循环移位反馈寄存器，即将CRC校验比特的值作为循环移位反馈寄存器的输入进行更新。
可选的，待编码的比特为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值具体实现为：按照信息比特的序列从高位开始或者低位开始进行信息值填入并根据信息值更新循环移位反馈寄存器的，具体实现为以下两种方式：
第一种实现方式，按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值。其含义为将信息比特的序列从高位开始进行编码，输入每个信息值时，所述循环移位反馈寄存器从低位向高位移位。
第二种实现方式，按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。其含义为将信息比特的序列从低位开始编码，输入每个信息值时，所述循环移位反馈寄存器从高位向低位移位。
可选的，在上述编码过程中，当待编码的比特为冻结校验比特位时，发送设备还可以根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
在上述任一方案的基础上，可选的，在上述编码过程中，当待编码的比特为冻结比特时，该发送设备还可以根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
可选的，在上述编码过程中，当待待编码比特为冻结校验比特位时，从循环移位反馈寄存器中获取数值作为冻结校验比特的值至少包括以下几种实现方式：
第一种方式，发送设备从所述循环移位反馈寄存器中的任一位读取数值作为冻结校验比特的值，即不限定是循环移位反馈寄存器中的某一位，在编码过程中，可以根据预先与接收设备协议的循环移位反馈寄存器任一位读取数值作为冻结校验比特的值，在发送设备和接收设备侧保持一致即可。
第二种方式，发送设备可通过多路复用器从所述循环移位反馈寄存器中获取数值作为冻结校验比特的值。
第三种方式，发送设备直接将固定值作为冻结校验比特的值填入。
根据上述几种实现方式可知，冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值，例如0或者1。或者，循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
该方案的具体实现中，发送设备通过多路复用器从循环移位反馈寄存器的最低位开始依次读取数值作为冻结校验比特的值；或者，通过多路复用器从循环移位反馈寄存器的最高位开始依次读取数值作为冻结校验比特的值；或者，通过多路复用器从循环移位反馈寄存器的数据输入位开始依次读取数值作为冻结校验比特的值；或者，通过多路复用器从循环移位反馈寄存器的预设位开始依次读取数值作为冻结校验比特的值；或者，通过多路复用器采用交织序列从循环移位反馈寄存器以伪随机的形式获取数值作为冻结校验比特的值。具体采用哪种方式可以预先进行配置或者协议。
图4所示的步骤S106可具体实现为：接收设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；与编码侧同样的，多项式为预先配置在发送设备和接收设备中，或者发送设备与接收设备协议确定的多项式，编码和译码使用同样的多项式，进行辅助比特运算的循环移位反馈寄存器的运算结构可以采用多项式表示。
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验。
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为所述循环移位反馈寄存器的一个比特对应的值。
当待译码的比特为冻结比特时，则译码为固定的冻结值。
在该方案中，应理解所述循环移位反馈寄存器为预设的多项式对应的多种循环移位反馈寄存器(也称为循环反馈移位寄存器)中的任一种，但是在具体的使用中一旦选定多项式对应的一种循环移位反馈寄存器，则在处理过程该循环移位反馈寄存器是唯一的，并且需要与发送设备采用一致的循环移位反馈寄存器。
可选的，循环移位反馈寄存器为CRC寄存器。
在上述方案的基础上，可选的，在译码过程中，当待译码的比特为信息位时，将译码得到的信息值填入多项式对应的循环移位反馈寄存器，并根据所述信息值更新所述循环移位反馈寄存器可具体实现为：将辅助译码序列从低位开始译码，并在填入每个信息值时，将该信息值作为循环移位反馈寄存器的输入，使所述循环移位反馈寄存器从高位向低位移位。
此外，在译码过程中，根据所述信息值更新所述循环移位反馈寄存器的另一种可能的实现为：将辅助译码序列从高位开始译码，并在填入每个信息值时，将该信息值作为循环移位反馈寄存器的输入，使所述循环移位反馈寄存器从低位向高位移位。
在上述译码过程中，可选的，当待译码的比特为CRC校验比特、且CRC校验位与冻结校验比特穿插设置，即在冻结校验比特之前包括一个或者多个CRC校验比特时，该接收设备根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
在上述任一方案的基础上，可选的，当待译码的比特为冻结校验比特时，接收设备还可根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
在上述任一方案的基础上，可选的，当待译码的比特为冻结比特时，根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
在上述任一方案中，冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。该冻结校验比特的校验值可以是循环移位寄存器在循环移位的过程中处于最高位的一个比特的值；为循环移位寄存器在循环移位的过程中任意一个比特位的值。
在上述任一方案提供的译码过程中，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验，包括至少以下几种实现方式：
第一种实现方式，接收设备将译码得到的冻结校验比特值与从循环移位反馈寄存器中的任一位读取得到的冻结校验比特的校验值进行校验。即不限定是循环移位反馈寄存器中的某一位，在译码过程中，可以根据预先与发送设备协议的循环移位反馈寄存器任一位读取数值作为冻结校验比特的值与译码得到的值进行校验，在发送设备和接收设备侧保持一致即可。
第二种实现方式，接收设备将译码得到的冻结校验比特值与通过多路复用器从循环移位反馈寄存器中获取的冻结校验比特的校验值进行校验。
该方案的具体实现中，通过多路复用器从所述循环移位寄存器中获取冻结校验比特的校验值具体包括该些实现方式：接收设备将译码得到的冻结校验比特值与通过多路复用器从循环移位反馈寄存器的最低位开始依次读取得到的冻结校验比特的校验值；或者，将译码得到的冻结校验比特值与通过多路复用器从循环移位反馈寄存器的最高位开始依次读取得到的冻结校验比特的校验值；或者，将译码得到的冻结校验比特值与通过多路复用器从循环移位反馈寄存器的数据输入位开始依次读取得到的冻结校验比特的校验值；或者，将译码得到的冻结校验比特值与通过多路复用器从循环移位反馈寄存器的预设位开始依次读取得到的冻结校验比特的校验值；或者，将译码得到的冻结校验比特值与通过多路复用器采用交织序列从循环移位反馈寄存器以伪随机的形式获取到的冻结校验比特的校验值。
下面以编码侧的通过一种选定的循环移位反馈寄存器(以CRC寄存器为例)进行编码的过程为例，对本申请提供的方案进行说明。
图5中编码侧的Step 2的一种具体实施方法可描述为：
辅助比特包含J′2的PC比特与(J+J′1)的CRC比特，其中J比特用来纠错与检错，(J′1+J′2)仅用来纠错，J，J′1，J′2为非负整数。发送设备的统一编码器对b序列从低位至高位依次赋值，
1)、如果为信息位，则将a序列中的信息值填入，并同时根据该信息值更新CRC寄存器值。
如果已经完成a序列中的赋值，则拷贝当前CRC寄存器值作为寄存器值副本，并根据0来更新CRC寄存器CRC长度次，此后CRC寄存器中的值即为CRC校验值，存储CRC寄存器值后，用所述寄存器值副本覆盖当前CRC寄存器值。
2)、如果为CRC校验位，则将拷贝寄存器中的CRC校验值填入CRC校验位。
3)、如果为冻结校验比特，则从CRC寄存器中取值来作为冻结校验比特值。
4)、如果为冻结比特，则填入固定的冻结值，如0。
该实现方式可以用多种程序代码实现，本方案不做限制，下面以其中一种具体实现对上述方案进行说明，该实现方式的伪代码描述如下：
Figure BDA0001244625810000151
Figure BDA0001244625810000161
结合上述任一实现方式，以多项式X16+X12+X5+1为例，对寄存器的结构和具体实现进行说明。
图7为本申请一实例的CRC寄存器中信息比特输入示意图，CRC多项式X16+X12+X5+1为例，其CRC寄存器结构如图7所示。在编码过程中，输入的信息比特从高位开始输入。CRC寄存器从低位向高位循环移动。当信息比特(图中表示为I)与CRC寄存器交互时，则进行异或(XOR)运算并移位；当冻结校验比特(图中表示为PF)与CRC寄存器交互时，则从CRC寄存器的最高位(图中的第15位)取值。
图7中举例的CRC多项式对应多种CRC寄存器，在进行信息的传输时，发送设备和接收设备可以预先协议具体的寄存器结构，或者在发送设备和接收设备进行配置，选择任一种CRC寄存器为编码和译码过程使用的寄存器，在编码过程中，发送设备按照信息比特从高位向低位(可选的，从低位向高位)进行编码，当待编码的比特为信息比特时，将该信息比特的值作为图7的寄存器的输入，按照寄存器的结构进行异或运算，该寄存器正向移位，即从低位向高位移位，当待编码的比特为冻结校验比特时，则从CRC寄存器的任一位置读取数值作为该冻结校验值，本方案中是从CRC寄存器的最高位15处读取值作为该冻结校验值进行赋值操作。
图8为本申请一实例的CRC寄存器中另一信息比特输入示意图，信息比特从低位开始输入，CRC寄存器从高位向低位循环移动。此时，CRC多项式为原多项式的反转。以X16+X12+X5+1为例，其反转形式是X16+X10+X3+1。此时，CRC寄存器如图8所示，当信息比特(图中表示为I)与CRC寄存器交互时，则进行异或(XOR)运算并移位；当冻结校验比特(图中表示为PF)与CRC寄存器交互时，则从CRC寄存器的最高位(15)取值。与图7不同的是，该方案中信息比特从低位开始输入，当待编码的比特为信息比特时，将该信息比特的值作为图8的寄存器的输入，按照寄存器的结构进行异或运算，该寄存器正向移位，即从高位向低位移位，当待编码的比特为冻结校验比特时，则从CRC寄存器的任一位置读取数值作为该冻结校验值，本方案中是从CRC寄存器的最高位15处读取值作为该冻结校验值进行赋值操作。
图9为本申请一实例的CRC寄存器的冻结校验比特输入示意图，图10为本申请一实例的CRC寄存器的另一冻结校验比特输入示意图。
遇到冻结校验比特时，从CRC寄存器中取值可以是CRC寄存器中，任意固定的一位。如图9所示，利用反转的CRC多项式X16+X10+X3+1定义的CRC寄存器，并固定选择第12位寄存器值作为冻结校验值。
或如图10所示，利用CRC多项式X16+X12+X5+1定义的CRC寄存器，并固定选择第8位寄存器值作为冻结校验值。
图11为本申请一实例的CRC寄存器的通过多路复用器选择冻结校验比特输入的示意图，在上述任一实现方式中，遇到冻结校验比特时，将CRC寄存器中的值通过一多路复用器(Multiple User Experiment，MUX)进行操作，然后反馈给冻结校验比特。
多路复用器可以采用但不限于如下方法：
-从最低位开始的Round-Robin；
-从最高位开始的Round-Robin；
-从数据输入的位置开始的Round-Robin；
-从任意固定位置开始的Round-Robin；
-采用交织序列；
其中Round-Robin可以表述为，遇到第一个需要反馈的比特时，从所规定的寄存器位置取值，随后需要反馈的比特依次按顺序(或反序)从下一个寄存器取值，如遇到最高有效位(Most Significant Bit，MSB)(反序时则为最低有效位(Least Significant Bit，LSB)，则将下一个寄存器位置设为LSB(反序时则为MSB)。
其中交织序列：按序列S选取从寄存器中的取值顺序，S可以是伪随机序列。
图12至图14为本申请一实例的通用寄存器示意图。
对于前述任一实现中的CRC寄存器可以是通用的多项式寄存器，其特征可以描述为：
输入在最高位，输入值可以进行反馈，最高位值可以反馈给非最低位。同样以多项式X16+X12+X5+1为例，其中的一种实现形式如图12所示。
输入在最低位，输入值可以参与异或XOR运算，最高位值不可以反馈给非最低位。同样以多项式X16+X12+X5+1为例，其中的一种实现形式如图13所示。
输入在最低位，输入值可以参与异或XOR运算，最高位值可以反馈给非最低位。同样以多项式X16+X12+X5+1为例，其中的一种实现形式如图14所示。
图15为本申请一实例的寄存器移位信号发生装置示意图。前述任一实现方式中提供的多项式寄存器的结构，其移位可仅发生在与信息比特和CRC比特的交互过程中。如图15所示，移位寄存器的移位动作需要时钟信号来进行触发。交互数据首先经过判断模块来确定是否为信息比特，如果为信息比特，时钟信号正常通过与门(AND)，触发移位寄存器的移位操作；否则，时钟信号无法通过与门，寄存器不进行移位操作。
图16为本申请一实例的另一寄存器移位信号发生装置示意图。与图15所示的方案不同的是，该方案中，该多项式寄存器结构在编码或者解码的过程中，寄存器与任一种比特进行交互时，都会有移位发生。
在上述任一实现方式中的多项式循环移位反馈寄存器结构，与任何一种比特进行交互时，例如图16的方案所示都会有移位动作。在多项式循环移位反馈寄存器与信息比特进行交互时，将信息比特输入到输入位置参与异或操作。
多项式循环移位反馈寄存器与冻结校验比特相互交互时，将如前述的图9-11所示的方案中选择出冻结比特值，并将该值反馈给多项式循环反馈移位寄存器的输入端，参与异或操作。
多项式循环移位反馈寄存器与冻结比特交互时，对移位寄存器输入0，并参与异或操作。
图17为本申请一实例的寄存器的另一冻结校验比特输入示意图。如图17所示，其结构校验冻结比特的值，固定选取寄存器的第8位。当校验冻结比特与多项式循环移位反馈寄存器进行交互时，固定位的值在填充至校验冻结比特的同时，参与循环反馈移位寄存器输入的异或操作。
在前述任一方案中，其中的校验冻结比特填充方法，是一种分布式CRC的生成方法，对应的译码端，译码过程中与多项式寄存器的交互方式与编码侧类似，即可以利用该分布的CRC，提前校验，实现提前筛选、终止路径。
应理解，在前述任一实现方式中均是以16位寄存器为例对本申请提供的编码方法和译码方法进行说明的，在实际应用中，寄存器的位数可以是1到无穷位，常用的编码和译码的寄存器可以是16至24位的循环反馈移位寄存器。本申请的提供的编码方法，通过采用共用CRC硬件资源统一进行PC与CRC编码的方法，起到了简化编码算法的时间、空间及计算复杂度的问题，并能够实现并行化编码。
本申请提供的译码方法，通过采用共用CRC硬件资源统一进行CRC译码与PC校验，在简化译码算法的空间、时间及计算复杂度的同时，可以减少译码延迟。
并且在具体的实现中通过融合利用CRC进行检错与纠错的CRC-Polar及仅利用CRC进行检错、利用PC进行纠错的PC-Polar，一方面实现了polar译码的提前路径筛选与终止、另一方面保证了译码的FAR性能。同时通过利用PC设定辅助校验位的方法，结合CRC寄存器生成校验位信息，可以快速生成分布式CRC。
图18为本申请提供的编码装置的结构示意图，如图18所示，该编码装置10包括：
处理模块11，用于获取待编码的信息比特序列；
所述处理模块11还用于对所述待编码的信息比特进行编码得到编码后的比特序列，所述编码后的比特序列中包括所述信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的值通过相同的循环移位寄存器获取；
所述处理模块11还用于对所述编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列；
发送模块12，用于发送所述速率匹配后的序列。
本实施例提供的编码装置，用于实现前述任一方法实施例提供的发送设备侧的技术方案，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，所述循环移位寄存器为CRC寄存器。
可选的，所述冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
可选的，所述处理模块11具体用于：
根据所述信息比特的位置、所述冻结比特的位置、所述CRC校验比特的位置和所述冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值；
当待编码的比特为冻结校验比特时，则采用所述循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值；
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
可选的，当冻结校验比特前包括CRC校验比特时，所述处理模块11还用于根据所述CRC校验比特的值更新所述循环移位反馈寄存器。
可选的，所述处理模块11具体用于：
按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值；或者，
按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。
可选的，当待编码的比特为冻结校验比特时，所述处理模块11还用于根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
可选的，当待编码的比特为冻结比特时，所述处理模块11还用于根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
可选的，当待编码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。上述任一实施例提供的编码装置，用于实现前述任一方法实施例提供的发送设备侧的技术方案，其实现原理和技术效果类似，在此不再赘述。
图19为本申请提供的译码装置的结构示意图，如图19所示，该译码装置20包括：
接收模块21，用于接收速率匹配后序列；
处理模块22，用于对所述速率匹配后序列进行解速率匹配处理得到待译码序列；
所述处理模块22还用于对所述待译码序列进行译码和校验得到信息比特序列；所述待译码序列包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的校验值通过相同的循环移位寄存器获取。
本实施例提供的译码装置，用于实现前述任一方法实施例提供的接收设备侧的技术方案，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，所述循环移位寄存器为CRC寄存器。
可选的，所述冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
可选的，所述处理模块22具体用于：
根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验；
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为所述循环移位反馈寄存器的一个比特对应的值；
当待译码的比特为冻结比特时，则译码为固定的冻结值。
可选的，当冻结校验比特前包括CRC校验比特时，所述处理模块22还用于根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
可选的，所述处理模块22具体用于按照从最低位到最高位的顺序译码得到的信息比特的值更新所述循环移位寄存器中比特位的值。
可选的，当待译码的比特为冻结校验比特时，所述处理模块22还用于根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
可选的，当待译码的比特为冻结比特时，所述处理模块22还用于根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
可选的，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
上述任一实施例提供的译码装置，用于实现前述任一方法实施例提供的接收设备侧的技术方案，其实现原理和技术效果类似，在此不再赘述。
应理解，在上述编码装置或者译码装置的实现中，处理模块可以被具体实现为处理器，发送模块可以被实现为发送器，接收模块可以被时限为接收器。
本申请还提供一种发送设备，包括：存储器、处理器、发送器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行前述任一实施例提供的编码方法。
在上述发送设备的具体实现中，处理器的数量为至少一个，用来执行存储器存储的执行指令，即计算机程序。使得发送设备通过通信接口与接收设备之间进行数据交互来执行上述任一实现方式提供的编码方法，可选的，存储器还可以集成在处理器内部。
本申请还提供一种接收设备，包括：存储器、处理器、接收器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行任一实现方式提供的译码方法。
在上述接收设备的具体实现中，处理器的数量为至少一个，用来执行存储器存储的执行指令，即计算机程序。使得接收设备通过通信接口与发送设备之间进行数据交互，来执行上述各种实施方式提供的译码方法，可选的，存储器还可以集成在处理器内部。
本申请还提供一种存储介质，包括：可读存储介质和计算机程序，所述计算机程序用于实现前述任一实施例提供的编码方法。
本申请还提供一种存储介质，包括：可读存储介质和计算机程序，所述计算机程序用于实现前述任一实施例提供的译码方法。
本申请还提供一种程序产品，该程序产品包括计算机程序(即执行指令)，该计算机程序存储在可读存储介质中。发送设备的至少一个处理器可以从可读存储介质读取该计算机程序，至少一个处理器执行该计算机程序使得发送设备实施前述各种实施方式提供的编码方法。
本申请还提供一种程序产品，该程序产品包括计算机程序(即执行指令)，该计算机程序存储在可读存储介质中。接收设备的至少一个处理器可以从可读存储介质读取该计算机程序，至少一个处理器执行该计算机程序使得接收设备实施上述各种实施方式提供的译码方法。
在发送设备或者接收设备的具体实现中，应理解，处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application SpecificIntegrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一可读取存储器中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储器(存储介质)包括：只读存储器(英文：read-only memory，缩写：ROM)、RAM、快闪存储器、硬盘、固态硬盘、磁带(英文：magnetic tape)、软盘(英文：floppydisk)、光盘(英文：optical disc)及其任意组合。

Claims (40)

1.一种编码方法，其特征在于，包括：
发送设备获取待编码的信息比特序列；
所述发送设备对所述待编码的信息比特进行编码得到编码后的比特序列，所述编码后的比特序列中包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的值通过相同的循环移位寄存器获取；
所述发送设备对所述编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列；
所述发送设备发送所述速率匹配后序列。
2.根据权利要求1所述的方法，其特征在于，所述循环移位寄存器为CRC寄存器。
3.根据权利要求1或2所述的方法，其特征在于，所述冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
4.根据权利要求1所述的方法，其特征在于，所述发送设备对所述待编码的信息比特进行编码，包括：
所述发送设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值；
当待编码的比特为冻结校验比特时，则采用循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值；
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
5.根据权利要求4所述的方法，其特征在于，当冻结校验比特前包括CRC校验比特时，所述方法还包括：
根据所述CRC校验比特的值更新所述循环移位反馈寄存器。
6.根据权利要求4所述的方法，其特征在于，根据所述信息比特的值更新所述循环移位寄存器中比特位的值，包括：
按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值；或者，
按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。
7.根据权利要求4至6任一项所述的方法，其特征在于，当待编码的比特为冻结校验比特时，所述方法还包括：
根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
8.根据权利要求4至6任一项所述的方法，其特征在于，当待编码的比特为冻结比特时，所述方法还包括：
根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
9.根据权利要求4至6任一项所述的方法，其特征在于，当待编码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
10.一种译码方法，其特征在于，包括：
接收设备接收速率匹配后序列；
所述接收设备对所述速率匹配后序列进行解速率匹配处理得到待译码序列；
所述接收设备对所述待译码序列进行译码和校验得到信息比特序列；所述待译码序列包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的校验值通过相同的循环移位寄存器获取。
11.根据权利要求10所述的方法，其特征在于，所述循环移位寄存器为CRC寄存器。
12.根据权利要求10或11所述的方法，其特征在于，所述冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
13.根据权利要求10所述的方法，其特征在于，所述接收设备对所述待译码序列进行译码和校验得到信息比特序列，包括：
所述接收设备根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验；
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为循环移位反馈寄存器的一个比特对应的值；
当待译码的比特为冻结比特时，则译码为固定的冻结值。
14.根据权利要求13所述的方法，其特征在于，当冻结校验比特前包括CRC校验比特时，所述方法还包括：
根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
15.根据权利要求13所述的方法，其特征在于，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值，包括：
按照从最低位到最高位的顺序译码得到的信息比特的值更新所述循环移位寄存器中比特位的值。
16.根据权利要求13至15任一项所述的方法，其特征在于，当待译码的比特为冻结校验比特时，所述方法还包括：
根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
17.根据权利要求13至15任一项所述的方法，其特征在于，当待译码的比特为冻结比特时，所述方法还包括：
根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
18.根据权利要求13至15任一项所述的方法，其特征在于，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
19.一种编码装置，其特征在于，包括：
处理模块，用于获取待编码的信息比特序列；
所述处理模块还用于对所述待编码的信息比特进行编码得到编码后的比特序列，所述编码后的比特序列中包括所述信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的值通过相同的循环移位寄存器获取；
所述处理模块还用于对所述编码后的比特序列进行极化编码和速率匹配得到待发送的速率匹配后序列；
发送模块，用于发送所述速率匹配后序列。
20.根据权利要求19所述的装置，其特征在于，所述循环移位寄存器为CRC寄存器。
21.根据权利要求19或20所述的装置，其特征在于，所述冻结校验比特至少有一个，每个冻结校验比特的值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
22.根据权利要求19所述的装置，其特征在于，所述处理模块具体用于：
根据所述信息比特的位置、所述冻结比特的位置、所述CRC校验比特的位置和所述冻结校验比特的位置，对所述编码后的比特序列依次进行赋值；其中，
当待编码的比特位为信息比特时，根据所述信息比特的值更新所述循环移位寄存器中比特位的值；
当待编码的比特位为CRC校验比特时，则根据所述循环移位寄存器获取的CRC校验值对所述CRC校验比特进行赋值；
当待编码的比特为冻结校验比特时，则采用循环移位反馈寄存器中一个比特对应的值对所述冻结校验比特进行赋值；
当待编码的比特为冻结比特时，则采用固定的值对所述冻结比特进行赋值。
23.根据权利要求22所述的装置，其特征在于，当冻结校验比特前包括CRC校验比特时，所述处理模块还用于根据所述CRC校验比特的值更新所述循环移位反馈寄存器。
24.根据权利要求22所述的装置，其特征在于，所述处理模块具体用于：
按照所述信息比特从最高位到最低位的顺序更新所述循环移位寄存器中比特位的值；或者，
按照所述信息比特从最低位到最高位的顺序更新所述循环移位寄存器中比特位的值。
25.根据权利要求22至24任一项所述的装置，其特征在于，当待编码的比特为冻结校验比特时，所述处理模块还用于根据所述冻结校验比特的值更新所述循环移位反馈寄存器中比特位的值。
26.根据权利要求22至24任一项所述的装置，其特征在于，当待编码的比特为冻结比特时，所述处理模块还用于根据所述冻结比特的值更新所述循环移位反馈寄存器中比特位的值。
27.根据权利要求22至24任一项所述的装置，其特征在于，当待编码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
28.一种译码装置，其特征在于，包括：
接收模块，用于接收速率匹配后序列；
处理模块，用于对所述速率匹配后序列进行解速率匹配处理得到待译码序列；
所述处理模块还用于对所述待译码序列进行译码和校验得到信息比特序列；所述待译码序列包括信息比特，冻结比特，循环冗余校验CRC校验比特和冻结校验比特；所述冻结校验比特与所述CRC校验比特的校验值通过相同的循环移位寄存器获取。
29.根据权利要求28所述的装置，其特征在于，所述循环移位寄存器为CRC寄存器。
30.根据权利要求28或29所述的装置，其特征在于，所述冻结校验比特至少有一个，每个冻结校验比特的校验值为所述循环移位寄存器在循环移位的过程中其中一个比特位的值，或者每个冻结校验比特的值为预设值。
31.根据权利要求28所述的装置，其特征在于，所述处理模块具体用于：
根据信息比特的位置、冻结比特的位置、CRC校验比特的位置和冻结校验比特的位置，对所述待译码序列按照从低位到高位的顺序依次进行极化译码和校验；其中，
当待译码的比特为信息比特时，根据译码得到的信息比特的值更新所述循环移位寄存器中比特位的值；
当待译码的比特为CRC校验比特时，则将译码得到的CRC校验值与根据所述循环移位寄存器获取的CRC比特的校验值进行校验；
当待译码的比特为冻结校验比特时，则将译码得到的冻结校验比特值与获取的冻结校验比特的校验值进行校验；所述冻结校验比特的校验值为循环移位反馈寄存器的一个比特对应的值；
当待译码的比特为冻结比特时，则译码为固定的冻结值。
32.根据权利要求31所述的装置，其特征在于，当冻结校验比特前包括CRC校验比特时，所述处理模块还用于根据译码得到的所述CRC校验比特的值更新所述循环移位反馈寄存器。
33.根据权利要求31所述的装置，其特征在于，所述处理模块具体用于按照从最低位到最高位的顺序译码得到的信息比特的值更新所述循环移位寄存器中比特位的值。
34.根据权利要求31至33任一项所述的装置，其特征在于，当待译码的比特为冻结校验比特时，所述处理模块还用于根据译码得到的冻结校验比特值更新所述循环移位反馈寄存器。
35.根据权利要求31至33任一项所述的装置，其特征在于，当待译码的比特为冻结比特时，所述处理模块还用于根据译码得到的所述固定的冻结值更新所述循环移位反馈寄存器。
36.根据权利要求31至33任一项所述的装置，其特征在于，当待译码的比特为冻结校验比特时，所述循环移位寄存器在循环移位的过程中其中一个比特位的值是通过多路复用器从所述循环移位寄存器中获取的。
37.一种发送设备，其特征在于，包括：存储器、处理器、发送器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行权利要求1至9任一项所述的编码方法。
38.一种接收设备，其特征在于，包括：存储器、处理器、接收器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行权利要求10至18任一项所述的译码方法。
39.一种存储介质，其特征在于，包括：可读存储介质和存储在所述可读存储介质中的计算机程序，处理器执行所述计算机程序用于实现权利要求1至9任一项所述的编码方法。
40.一种存储介质，其特征在于，包括：可读存储介质和存储在所述可读存储介质中的计算机程序，处理器执行所述计算机程序实现权利要求10至18任一项所述的译码方法。
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