CN108492842A - 钳位休眠定态逻辑电路、半导体存储器及电压钳位方法 - Google Patents

钳位休眠定态逻辑电路、半导体存储器及电压钳位方法 Download PDF

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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

Abstract

本发明提供了一种钳位休眠定态逻辑电路，第奇数个逻辑单元的电源端相连至第一节点，并通过第一开关晶体管连接至第一电源，第偶数个逻辑单元的接地端相连，并通过第二开关晶体管连接至第二电源，在第一开关晶体管关断后，第一钳位电路将第奇数个逻辑单元的电源端的电压钳位至第一阈值电压，第二开关晶体管关断后，第二钳位电路将第偶数个逻辑单元的接地端电压钳位至第二阈值电压。当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点处的电压从第一阈值电压恢复到第一电源的电压，第二节点处的电压从第二阈值电压恢复到第二电源电压，使得恢复的电压差减小，从而降低了恢复时间。本发明还提供另一种钳位休眠定态逻辑电路，钳位方法以及半导体存储器。

Description

钳位休眠定态逻辑电路、半导体存储器及电压钳位方法
技术领域
本发明涉及半导体存储器技术领域，具体涉及钳位休眠定态逻辑电路、半导体存储器以及基于休眠定态逻辑电路的电压钳位方法。
背景技术
对于动态随机存取存储器(DRAM)中，通常设置有休眠互补金属氧化物半导体(CMOS)结构电路，通常通过关掉供电电源来达到省电的目的，并同时保持逻辑信号状态，当功能模块从休眠状态唤醒时，重新把电源打开，由于电源负载较重，唤醒时，电源再生时间比较长，在高速运转的DRAM芯片应用中，会导致唤醒速度达不到要求。
因此，如何提升DRAM从休眠状态唤醒的速度，是本领域技术人员急需要解决的技术问题。
发明内容
本发明提供一种钳位休眠定态逻辑电路、一种半导体存储器以及一种基于休眠定态逻辑电路的电压钳位方法，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。
作为本发明的一个方面，提供了一种钳位休眠定态逻辑电路，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号为“1”；
串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元包括电源端和接地端；第奇数个所述逻辑单元的电源端相连至第一节点，第偶数个所述逻辑单元的接地端相连至第二节点；
第一开关晶体管，所述第一开关晶体管具有连接到所述第一节点的漏极，以及连接到第一电源的源极；
第二开关晶体管，所述第二开关晶体管具有连接到所述第二节点的漏极，以及连接到第二电源的源极，所述第一电源的电压大于所述第二电源的电压；
第一钳位电路，所述第一钳位电路的一端连接到所述第一电源，所述第一钳位电路的另一端连接到所述第一节点，所述第一钳位电路用于在所述第一开关晶体管关断后，第奇数个所述逻辑单元的电源端的电压钳位至第一阈值电压；以及
第二钳位电路，所述第二钳位电路的一端连接到所述第二节点，所述第二钳位电路的另一端连接到所述第二电源，所述第二钳位电路用于在所述第二开关晶体管关断后，第偶数个所述逻辑单元的接地端电压钳位至第二阈值电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管导通；以及当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管关断，并且第一逻辑单元从所述信号控制单元接收所述逻辑信号“1”，并且各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述钳位休眠定态逻辑电路，所述第一钳位电路和所述第二钳位电路包括顺次串联的多个逻辑器件，每个所述逻辑器件在导通时均具有导通阈值电压，
其中，所述第一阈值电压为所述第一电源的电压与多个所述逻辑器件中导通的多个逻辑单元的阈值电压总和的差值，以及所述第二阈值电压为所述第二电源的电压与多个所述逻辑器件的导通阈值电压总和的和值。
优选的，在上述钳位休眠定态逻辑电路，还包括：
开关控制单元，连接至多个所述逻辑器件，用于根据所述钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的所述逻辑器件的个数；
其中，所述第一钳位电路中的每个所述逻辑器件两端并联有开关PMOS管；所述第二钳位电路中的每个所述逻辑器件的两端并联有开关NMOS管，所述开关PMOS管的栅极和所述开关NMOS管的栅极均连接至所述开关控制单元。
优选的，在上述钳位休眠定态逻辑电路，所述第一钳位电路和所述第二钳位电路均包括顺次串联的多个二极管。
优选的，在上述钳位休眠定态逻辑电路，所述第一钳位电路包括顺次串联的多个功能PMOS管，每个所述功能PMOS管的栅极与自身源极连接；所述第二钳位电路包括顺次串联的多个功能NMOS管，每个所述功能NMOS管的栅极与自身源极连接。
优选的，在上述钳位休眠定态逻辑电路，第奇数个所述逻辑单元的接地端连接至第二电源，第偶数个所述逻辑单元的电源端连接至第一电源，所述第一开关晶体管的栅极和所述第二开关晶体管栅极皆用于接收所述开关逻辑信号；
其中，所述开关逻辑信号用于根据所述钳位休眠定态逻辑电路处于工作状态和休眠状态，控制所述第一开关晶体管以及所述第二开关晶体管同步的导通和关断。
本发明还提供了一种钳位休眠定态逻辑电路，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号为“0”的开关逻辑信号；
串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元包括电源端和接地端；第偶数个所述逻辑单元的电源端相连至第一节点，第奇数个所述逻辑单元的接地端相连至第二节点；
第一开关晶体管，所述第一开关晶体管具有连接到所述第一节点的漏极，以及连接到第一电源的源极；
第二开关晶体管，所述第二开关晶体管具有连接到所述第二节点的漏极，以及连接到第二电源的源极，所述第一电源的电压大于所述第二电源的电压；
第一钳位电路，所述第一钳位电路的一端连接到所述第一电源，所述第一钳位电路的另一端连接到所述第一节点，所述第一钳位电路用于在所述第一开关晶体管关断后，第偶数个所述逻辑单元的电源端的电压钳位至第一阈值电压；以及
第二钳位电路，所述第二钳位电路的一端连接到所述第二节点，所述第二钳位电路的另一端连接到所述第二电源，所述第二钳位电路用于在所述第二开关晶体管关断后，第奇数个所述逻辑单元的接地端电压钳位至第二阈值电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管导通；以及当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管关断，并且第一逻辑单元(11)从所述信号控制单元接收逻辑信号“0”，并且各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述钳位休眠定态逻辑电路中，所述第一钳位电路和所述第二钳位电路包括顺次串联的多个逻辑器件，每个所述逻辑器件在导通时均具有导通阈值电压，
其中，所述第一阈值电压为所述第一电源的电压与多个所述逻辑器件中导通的逻辑单元的阈值电压总和的差值，以及所述第二阈值电压为所述第二电源的电压与多个所述逻辑器件的导通阈值电压总和的和值。
优选的，在上述钳位休眠定态逻辑电路中，还包括：
开关控制单元，连接至多个所述逻辑器件，用于根据所述钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的所述逻辑器件的个数；
其中，所述第一钳位电路中的每个所述逻辑器件两端并联有开关PMOS管；所述第二钳位电路中的每个所述逻辑器件的两端并联有开关NMOS管，所述开关PMOS管的栅极和所述开关NMOS管的栅极连接至所述开关控制单元。
优选的，在上述钳位休眠定态逻辑电路中，所述第一钳位电路和所述第二钳位电路均包括顺次串联的多个二极管。
优选的，在上述钳位休眠定态逻辑电路中，所述第一钳位电路包括顺次串联的多个功能PMOS管，每个所述功能PMOS管的栅极与自身源极连接；
所述第二钳位电路包括顺次串联的多个功能NMOS管，每个所述功能NMOS管的栅极与自身源极连接。
优选的，在上述钳位休眠定态逻辑电路中，第偶数个所述逻辑单元的接地端连接至第二电源，第奇数个所述逻辑单元的电源端连接至第一电源，所述第一开关晶体管的栅极和所述第二开关晶体管的栅极皆用于接收开关逻辑信号；
其中，所述开关逻辑信号用于根据所述钳位休眠定态逻辑电路处于工作状态和休眠状态，控制所述第一开关晶体管以及所述第二开关晶体管同步的导通和关断。
本发明还提供了一种半导体存储器，包括第一种实施方式和第二种实施方式所述的钳位休眠定态逻辑电路。
本发明还提供了一种基于休眠定态逻辑电路的电压钳位方法，应用于第一种实施方式的所述的钳位休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述第一逻辑单元从所述信号控制单元接收逻辑信号“1”；
控制所述第一开关晶体管和所述第二开关晶体管关断；
通过第一钳位电路将第奇数个所述逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路将第偶数个所述逻辑单元的接地端电压钳位至第二阈值电压。
本发明还提供了一种基于休眠定态逻辑电路的电压钳位方法，应用于第二种实施方式的钳位休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述第一逻辑单元从所述信号控制单元接收逻辑信号“0”；
控制所述第一开关晶体管和所述第二开关晶体管关断；
通过第一钳位电路将第偶数个所述逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路将第奇数个所述逻辑单元的接地端电压钳位至第二阈值电压。
本发明采用上述技术方案，具有如下优点：在休眠定态逻辑电路中，第奇数个逻辑单元的电源端相连至第一节点，并通过第一开关晶体管连接至第一电源，第偶数个逻辑单元的接地端相连，并通过第二开关晶体管连接至第二电源，在第一开关晶体管关断后，第一钳位电路将第奇数个逻辑单元的电源端的电压钳位至第一阈值电压，第二开关晶体管关断后，第二钳位电路将第偶数个逻辑单元的接地端电压钳位至第二阈值电压。当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点处的电压从第一阈值电压恢复到第一电源的电压，而不是从0恢复到电源电压，第二节点处的电压从第二阈值电压恢复到接地电压，而不是从电源电压恢复至第二电源的电压，使得恢复的电压差减小，从而降低了恢复时间。
同理，在另一种休眠定态逻辑电路中，第偶数个逻辑单元的电源端相连至第一节点，并通过第一开关晶体管连接至第一电源，第奇数个逻辑单元的接地端相连，并通过第二开关晶体管连接至第二电源，在第一开关晶体管关断后，第一钳位电路将第偶数个逻辑单元的电源端的电压钳位至第一阈值电压，第二开关晶体管关断后，第二钳位电路将第奇数个逻辑单元的接地端电压钳位至第二阈值电压。当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点处的电压从第一阈值电压恢复到电源电压，而不是从0恢复到第一电源的电压，第二节点处的电压从第二阈值电压恢复到第二电源的电压，而不是从电源电压恢复至接地电压，使得恢复的电压差减小，从而降低了恢复时间。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1绘示本发明实施例提供的一种钳位休眠定态逻辑电路的结构示意图。
图2绘示本发明实施例提供的另一种钳位休眠定态逻辑电路的结构示意图。
图3绘示本发明实施例提供的另一种钳位休眠定态逻辑电路的结构示意图。
图4绘示本发明实施例提供的一种钳位休眠定态逻辑电路中开关控制单元时序图。
图5绘示本发明实施例提供的另一种钳位休眠定态逻辑电路的结构示意图。
图6绘示本发明实施例提供的另一种钳位休眠定态逻辑电路的结构示意图。
图7绘示本发明实施例提供的另一种钳位休眠定态逻辑电路的结构示意图。
图8绘示本发明实施例提供的一种基于休眠定态逻辑电路的电压钳位方法。
图9绘示本发明实施例提供的另一种基于休眠定态逻辑电路的电压钳位方法。
附图标记：
附图1和5：
10信号控制单元；
11第一逻辑单元； 12第二逻辑单元；
13第三逻辑单元； 14第四逻辑单元；
40第一开关晶体管； 41第一开关晶体管的栅极；
42第一开关晶体管的源极； 43第一开关晶体管的漏极；
50第二开关晶体管； 51第二开关晶体管的栅极；
52第二开关晶体管的源极； 53第二开关晶体管的漏极；
60第一钳位电路； 70第二钳位电路；
VCC第一电源的电压； VSS第二电源的电压；
A第一节点； B第二节点。
附图2和6：
80控制单元；
60第一钳位电路； 600开关PMOS管
610第一个二极管； 620第二个二极管；
630第三个二极管；
70第二钳位电路； 700开关NMOS管；
710第四个二极管； 720第五个二极管；
730第六个二极管；
附图3和7：
601第一个功能PMOS管； 602第二个功能PMOS管；
603第三个功能PMOS管；
701第一个功能NMOS管； 702第二个功能NMOS管；
703第三个功能NMOS管。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
在一种具体实施方式中，提供了一种钳位休眠定态逻辑电路，如图1所示，包括信号控制单元10、串联连接的多个逻辑单元、第一开关晶体管40、第二开关晶体管50、第一钳位电路60、及第二钳位电路70。
信号控制单元10用于根据状态控制信号输出逻辑信号“1”。
串联连接的多个逻辑单元与信号控制单元10的输出端连接，每个逻辑单元包括电源端和接地端；第奇数个逻辑单元的电源端相连至第一节点A，第偶数个逻辑单元的接地端相连至第二节点B。
第一开关晶体管40具有连接到第一节点A的漏极43，以及连接到第一电源的源极42。
第二开关晶体管50具有连接到所述第二节点B的漏极53，以及连接到第二电源的源极52，第一电源的电压VCC大于第二电源的电压VSS。
第一钳位电路60的一端连接到第一电源，第一钳位电路的另一端连接到第一节点A，第一钳位电路60用于在第一开关晶体管40关断后，第奇数个逻辑单元的电源端的电压钳位至第一阈值电压。
第二钳位电路70的一端连接到第二节点B，第二钳位电路70的另一端连接到第二电源，第二钳位电路70用于在第二开关晶体管50关断后，第偶数个逻辑单元的接地端电压钳位至第二阈值电压。
当休眠定态逻辑电路处于工作状态时，第一开关晶体管40和第二开关晶体管50导通；以及当休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50关断，并且第一逻辑单元11从信号控制单元10接收逻辑信号“1”，并且各个逻辑单元输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
如图1所示，需要指出的是，第奇数个逻辑单元是指从第一逻辑单元11开始计算的位于奇数位置的逻辑单元，包括第一逻辑单元11和第三逻辑单元13，第偶数个逻辑单元指位于偶数位置的逻辑单元，包括第二逻辑单元12和第四逻辑单元14，当有更多个逻辑单元时，还可以包括连接在第四逻辑单元14之后的第五逻辑单元、第六逻辑单元、第七逻辑单元和第八逻辑单元等，逻辑单元的数量不做具体限定。
在本实施例中，钳位休眠定态逻辑电路包括四个逻辑单元，第一逻辑单元11、第二逻辑单元12、第三逻辑单元13、第四逻辑单元14，第一逻辑单元11和第三逻辑单元13的电源端通过第一开关晶体管40连接至第一电源，第一电源提供电源电压VCC，第二逻辑单元12和第四逻辑单元14的接地端通过第二开关晶体管50连接至第二电源，第一电源的电压VCC大于第二电源的电压VSS。当钳位休眠定态逻辑电路处于工作状态时，生成的逻辑信号“1”输入至第一逻辑单元11，生成逻辑信号“0”，输入至第二逻辑单元12，生成逻辑信号“1”输入至第三逻辑单元13，输出逻辑信号“0”至第四逻辑单元14，输出逻辑信号“1”，当钳位休眠定态逻辑电路处于休眠状态时，由于第二逻辑单元12和第四逻辑单元14的电源端连接至第二电源，第一开关晶体管40和第二开关晶体管50关断后，各个逻辑单元的输入端和输出端保持工作状态时的状态。
当钳位休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50关断，第一钳位电路60能够在将第一电源的电压VCC钳位至第一阈值电压，第二钳位电路70将第二电源的电压钳位至第二阈值电压，当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点A处的电压从第一阈值电压恢复到第一电源电压VCC，而不是从0恢复到电源电压VCC，第二节点B处的电压从第二阈值电压恢复到第二电源电压VSS，而不是从电源电压恢复至VSS，使得恢复的电压差减小，从而降低了恢复时间。
钳位休眠定态逻辑电路的应用范围可包括通用的逻辑电路，第四逻辑单元14的输出端并不与特定的逻辑电路连接，可应用于各种场合。例如，第四逻辑单元14的输出端可连接行控制器、列控制器等器件，或者连接另一逻辑电路等，也可连接更多的如反相器、与非门以及或非门等器件，连接方式如上述实施方式提供，直至最后一级逻辑器件的输出端连接行控制器、列控制器等器件，或者连接另一逻辑电路等，均在本实施方式的保护范围内。
在上述钳位休眠定态逻辑电路的基础上，第一钳位电路60和第二钳位电路70包括顺次串联的多个逻辑器件，每个逻辑器件在导通时具有导通阈值电压，
第一阈值电压为第一电源的电压VCC与多个逻辑器件中导通的逻辑单元的阈值电压总和的差值，以及第二阈值电压为第二电源的电压VSS与多个逻辑器件的导通阈值电压总和的和值。
如果休眠定态逻辑电路中没有钳位电路，则第一节点A的电压因为漏电到接地端电压和第二节点B的电压会变为电源电压VCC，当从休眠恢复时，第一节点A的电压要从第二电源电压VSS恢复到第一电源电压VCC，而第二节点B会从第一电源电压VCC恢复到第二电源电压Vss，需要恢复的电压差就是第一电源电压VCC。本实施方式中，增加了第一钳位电路60，当第一钳位电路60包括串联的N个逻辑器件，每个逻辑器件具有导通阈值电压Vth，使得第一节点A的电压钳位在VCC-N*Vth，增加了第一钳位电路，使得第二节点B的电压钳位在Vss+N*Vth，当钳位休眠定态逻辑电路从休眠恢复时，第一节点A的电压和第二节点B的电压需要恢复的电压差是N*Vth，电压差降低，进而降低了恢复时间。
需要指出的是，逻辑器件可包括二极管、晶体管等半导体器件，而逻辑单元可由多个逻辑器件组成，当逻辑单元是反相器时，反相器是由两个晶体管连接构成，上述解释适用于本方案中提出的任一实施方式。
在上述钳位休眠定态逻辑电路的基础上，如图2所示，还可包括：
开关控制单元80，连接至多个逻辑器件，用于根据钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的逻辑器件的个数；
第一钳位电路60中的每个逻辑器件两端并联有开关PMOS管600；
第二钳位电路70中的每个逻辑器件的两端并联有开关NMOS管700，开关PMOS管600的栅极和开关NMOS管700的栅极连接至开关控制单元80。
由于接入逻辑器件的个数不同，第一钳位电路60对应的第一阈值电压不同，第二钳位电路70对应的第二阈值电压也不同，因此，从休眠模式进入工作模式的时间不同，但不能超过时间范围，在此时间范围内对接入电路的逻辑器件的个数进行确认。
通过开关控制单元80控制第一钳位电路60和第二钳位电路70中各个逻辑器件的导通和关断，使得导通的逻辑器件的数量在可调整范围内。
在上述钳位休眠定态逻辑电路的基础上，第一钳位电路60和第二钳位电路70均包括顺次串联的多个二极管。
如图2所示，在本实施方式中，提供的第一钳位电路60中包括了顺次串联的三个二极管，第一个二极管610的输入端连接至第一电源，第一个二极管610的输出端连接至第二个二极管620的输入端，第二个二极管620的输出端连接至第三个二极管630的输入端，第三个二极管630的输出端连接至第一节点A。
提供的第二钳位电路70中，提供了顺次串联的三个二极管，第四个二极管710的输入端连接至第二节点B，第四个二极管710的输出端连接至第五个二极管720的输入端，第五个二极管720的输出端连接至第六个二极管730的输出端，第六个二极管730的输出端接第二电源。
需要说明的是，第一钳位电路60和第二钳位电路70中的二极管个数不做具体设定，根据具体情况进行调整，均在本实施例的保护范围内。
在上述钳位休眠定态逻辑电路的基础上，第一钳位电路60包括顺次串联的多个功能PMOS管，每个功能PMOS管的栅极与自身源极连接；
第二钳位电路70包括顺次串联的多个功能NMOS管，每个功能NMOS管的栅极与自身源极连接。
如图3所示，在本实施方式中，提供的第一钳位电路60中包括了顺次串联的三个功能PMOS管，第一个功能PMOS管601的源极连接至第一电源，第一个功能PMOS管601的漏极连接至第二个功能PMOS管602的源极，第二个功能PMOS管602的漏极连接至第三功能PMOS管603的源极，第三个功能PMOS管603的漏极连接至第一节点A。
提供的第二钳位电路70中，提供了顺次串联的三个NMOS管，第一个NMOS管701的漏极连接至第二节点B，第一个NMOS管701的源极连接至第二个NMOS管702的漏极，第二个NMOS管702的源极与第三个NMOS管703的漏极连接，第三个NMOS管703的源极连接至第二电源。
需要说明的是，第一钳位电路60和第二钳位电路70中的PMOS管和NMOS关的个数不做具体设定，根据具体情况进行调整，均在本实施例的保护范围内。
在上述钳位休眠定态逻辑电路的基础上，第一钳位电路60中的每个二极管或功能PMOS管的两端并联开关PMOS管600；
第二钳位电路70中的每个二极管或功能NMOS管的两端并联开关NMOS管700，开关PMOS管600的栅极和开关NMOS管700的栅极连接至开关控制单元80。
开关控制单元80根据钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围对开关PMOS管600和开关NMOS管700的导通或关断进行控制。
如图4所示，开关控制单元80根据开关逻辑信号输出控制信号至第一钳位电路60和第二钳位电路70中各个逻辑器件对应的开关PMOS管600或开关NMOS管700，对开关PMOS管600或开关NMOS管700的导通或关断进行控制。开关控制单元80接收开关逻辑信号，开关逻辑信号“1”表示电路处于休眠状态，开关逻辑信号“0”表示电路处于工作状态，根据周期性发送的开关逻辑信号对各个逻辑器件进行控制，图4中以第一个二极管610、第二个二极管620和第三个二极管630为例，绘示出了周期性的开关逻辑信号下，对第一个二极管610、第二个二极管620和第三个二极管630的控制信号的序列图。需要指出的是，对第一钳位电路60和第二钳位电路70中其它类型的逻辑单元同样适用。
在上述钳位休眠定态逻辑电路的基础上，第一开关晶体管的源极42连接至第一电源，第一开关晶体管的漏极43连接至各第奇数个逻辑单元，第一开关晶体管的栅极41用于接收开关逻辑信号；
第二开关晶体管的源极52连接至第二电源，第二开关晶体管的漏极53连接至各第偶数个逻辑单元，第二开关晶体管的栅极51用于接收开关逻辑信号；
开关逻辑信号用于根据钳位休眠定态逻辑电路处于工作状态或休眠状态，控制第一开关晶体管40以及第二开关晶体管50导通或关断。
通过开关逻辑信号对第一开关晶体管40和第二开关晶体管50的导通和关断进行控制，钳位休眠定态逻辑电路处于工作状态时，开关逻辑信号控制第一开关晶体管40和第二开关晶体管50导通，休眠定态逻辑电路处于休眠状态时，控制第一开关晶体管40和第二开关晶体管50关断。
实施例二
在一种具体的实施方式中，提供了一种钳休眠定态逻辑电路，如图5所示，包括信号控制单元10、串联连接的多个逻辑单元、第一开关晶体管40、第二开关晶体管50、第一钳位电路60、及第二钳位电路70。
信号控制单元10，用于根据状态控制信号输出逻辑信号为“0”。
串联连接的多个逻辑单元，与信号控制单元10的输出端连接，每个逻辑单元包括电源端和接地端；第偶数个逻辑单元的电源端相连至第一节点A，第奇数个逻辑单元的接地端相连至第二节点B。
第一开关晶体管40具有连接到第一节点A的漏极43，以及连接到第一电源的源极42。
第二开关晶体管50具有连接到第二节点B的漏极53，以及连接到第二电源的源极52，第一电源的电压VCC大于第二电源的电压VSS。
第一钳位电路60，第一钳位电路60的一端连接到第一电源，第一钳位电路60的另一端连接到第一节点A，第一钳位电路60用于在第一开关晶体管40关断后，第偶数个逻辑单元的电源端的电压钳位至第一阈值电压。
第二钳位电路70，第二钳位电路70的一端连接到第二节点B，第二钳位电路70的另一端连接到第二电源，第二钳位电路用于在第二开关晶体管50关断后，第奇数个逻辑单元的接地端电压钳位至第二阈值电压。
当休眠定态逻辑电路处于工作状态时，第一开关晶体管40和第二开关晶体管50导通；以及当休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50关断，并且第一逻辑单元从信号控制单元10接收逻辑信号“0”，并且各个逻辑单元输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
如图5所示，在本实施方式中，钳位休眠定态逻辑电路包括四个逻辑单元，第一逻辑单元11、第二逻辑单元12、第三逻辑单元13、第四逻辑单元14，第一逻辑单元11和第三逻辑单元13的电源端通过第一开关晶体管40连接至第一电源，第一电源提供电源电压VCC，第二逻辑单元12和第四逻辑单元14的接地端通过第二开关晶体管50连接至第二电源，第一电源的电压VCC大于第二电源的电压VSS。当钳位休眠定态逻辑电路处于工作状态时，生成的逻辑信号“0”输入至第一逻辑单元11，生成逻辑信号“1”，输入至第二逻辑单元12，生成逻辑信号“0”输入至第三逻辑单元13，输出逻辑信号“1”至第四逻辑单元14，输出逻辑信号“0”，当钳位休眠定态逻辑电路处于休眠状态时，由于第二逻辑单元12和第四逻辑单元14的电源端连接至第二电源，第一开关晶体管40和第二开关晶体管50关断后，各个逻辑单元的输入端和输出端保持工作状态时的状态。
当钳位休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50关断，第一钳位电路60能够将第一电源的电压VCC钳位至第一阈值电压，第二钳位电路70将第二电源的电压钳位至第二阈值电压，当钳位休眠定态逻辑电路从休眠状态恢复时，第一节点A处的电压从第一阈值电压恢复到第一电源电压VCC，而不是从0恢复到电源电压VCC，第二节点B处的电压从第二阈值电压恢复到第二电源电压VSS，而不是从电源电压恢复至VSS，使得恢复的电压差减小，从而降低了恢复时间。
在上述钳位休眠定态逻辑电路中，第一钳位电路60和第二钳位电路70包括顺次串联的多个逻辑器件，每个逻辑器件在导通时均具有导通阈值电压，
第一阈值电压为第一电源的电压与多个逻辑器件中导通的逻辑单元的阈值电压总和的差值，以及第二阈值电压为第二电源的电压与多个逻辑器件的导通阈值电压总和的和值。
当休眠定态逻辑电路中未安装钳位电路时，第一节点A的电压因为漏电到接地端电压和第二节点B的电压会变为电源电压VCC，当从休眠恢复时，第一节点A的电压要从第二电源电压VSS恢复到第一电源电压VCC，而第二节点B会从第一电源电压VCC恢复到第二电源电压Vss，需要恢复的电压差就是第一电源电压VCC。本实施方式中，休眠定态逻辑电路增加了第一钳位电路60，当第一钳位电路60包括串联的N个逻辑器件，每个逻辑器件具有导通阈值电压Vth，使得第一节点A的电压钳位在VCC-N*Vth，增加了第一钳位电路，使得第二节点B的电压钳位在Vss+N*Vth，当钳位休眠定态逻辑电路从休眠恢复时，第一节点A的电压和第二节点B的电压需要恢复的电压差是N*Vth，电压差降低，进而降低了恢复时间。
在上述钳位休眠定态逻辑电路中，还包括：
开关控制单元80，连接至多个逻辑器件，用于根据钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的逻辑器件的个数；
第一钳位电路60中的每个逻辑器件两端并联有开关PMOS管600；
第二钳位电路70中的每个逻辑器件的两端并联有开关NMOS管700，开关PMOS管600的栅极和开关NMOS管700的栅极连接至开关控制单元80。
由于接入逻辑器件的个数不同，第一钳位电路60对应的第一阈值电压不同，第二钳位电路70对应的第二阈值电压也不同，因此，从休眠模式进入工作模式的时间不同，但不能超过时间范围，在此时间范围内对接入电路的逻辑器件的个数进行确认。
通过开关控制单元80控制第一钳位电路60和第二钳位电路70中各个逻辑器件的导通和关断，使得导通的逻辑器件的数量在可调整范围内。
在上述钳位休眠定态逻辑电路中，第一钳位电路60和第二钳位电路70均包括顺次串联的多个二极管。
如图6所示，在本实施方式中，提供的第一钳位电路60中包括了顺次串联的三个二极管，第一个二极管610的输入端连接至第一电源，第一个二极管610的输出端连接至第二个二极管620的输入端，第二个二极管620的输出端连接至第三个二极管630的输入端，第三个二极管630的输出端连接至第一节点A。
提供的第二钳位电路70中，提供了顺次串联的三个二极管，第四个二极管710的输入端连接至第二节点B，第四个二极管710的输出端连接至第五个二极管720的输入端，第五个二极管720的输出端连接至第六个二极管730的输出端，第六个二极管730的输出端接第二电源。
需要说明的是，第一钳位电路60和第二钳位电路70中的二极管个数不做具体设定，根据具体情况进行调整，均在本实施例的保护范围内。
在上述钳位休眠定态逻辑电路中，第一钳位电路60包括顺次串联的多个功能PMOS管，每个功能PMOS管的栅极与自身源极连接；
第二钳位电路70包括顺次串联的多个功能NMOS管，每个功能NMOS管的栅极与自身源极连接。
如图7所示，在本实施方式中，提供的第一钳位电路60中包括了顺次串联的三个功能PMOS管，第一个功能PMOS管601的源极连接至第一电源，第一个功能PMOS管601的漏极连接至第二个功能PMOS管602的源极，第二个功能PMOS管602的漏极连接至第三功能PMOS管603的源极，第三功能PMOS管603的漏极连接至第一节点A。
提供的第二钳位电路70中，提供了顺次串联的三个NMOS管，第一个NMOS管701的漏极连接至第二节点B，第一个NMOS管701的源极连接至第二个NMOS管702的漏极，第二个NMOS管702的源极与第三个NMOS管703的漏极连接，第三个NMOS管703的源极连接至第二电源。
需要说明的是，第一钳位电路60和第二钳位电路70中的PMOS管和NMOS关的个数不做具体设定，根据具体情况进行调整，均在本实施例的保护范围内。
在上述钳位休眠定态逻辑电路中，第奇数个逻辑单元的接地端连接至第二电源，第偶数个逻辑单元的电源端连接至第一电源，第一开关晶体管的栅极41和所述第二开关晶体管的栅极51皆用于接收开关逻辑信号。
其中，开关逻辑信号用于根据所述钳位休眠定态逻辑电路处于工作状态和休眠状态，控制第一开关晶体管40以及第二开关晶体管50同步的导通和关断。
实施例三
本发明还提供了一种半导体存储器，包括如上述实施例一或实施例二所述的钳位休眠定态逻辑电路。
实施例四
本发明提供了一种基于休眠定态逻辑电路的电压钳位方法，应用于第一种实施方式中的钳位休眠定态逻辑电路，如图8所示，结合图1，所述方法包括：
步骤S101：在休眠状态时，第一逻辑单元11从信号控制单元10接收逻辑信号“1”；
步骤S102：控制第一开关晶体管40和第二开关晶体管50关断；
步骤S103：通过第一钳位电路60将第奇数个逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路70将第偶数个逻辑单元的接地端电压钳位至第二阈值电压。
实施例五
本发明提供了一种基于休眠定态逻辑电路的，应用于第一种实施方式中的钳位休眠定态逻辑电路，如图9所示，结合图5，所述方法包括：
步骤S201：在休眠状态时，第一逻辑单元11从信号控制单元10接收逻辑信号“0”；
步骤S202：控制第一开关晶体管40和第二开关晶体管50关断；
步骤S203：通过第一钳位电路60将第偶数个逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路70将第奇数个逻辑单元的接地端电压钳位至第二阈值电压。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种钳位休眠定态逻辑电路，其特征在于，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“1”；
串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元包括电源端和接地端；第奇数个所述逻辑单元的电源端相连至第一节点，第偶数个所述逻辑单元的接地端相连至第二节点；
第一开关晶体管，具有连接到所述第一节点的漏极以及连接到第一电源的源极；
第二开关晶体管，具有连接到所述第二节点的漏极以及连接到第二电源的源极，所述第一电源的电压大于所述第二电源的电压；
第一钳位电路，所述第一钳位电路的一端连接到所述第一电源，所述第一钳位电路的另一端连接到所述第一节点，所述第一钳位电路用于在所述第一开关晶体管关断后第奇数个所述逻辑单元的电源端的电压钳位至第一阈值电压；以及
第二钳位电路，所述第二钳位电路的一端连接到所述第二节点，所述第二钳位电路的另一端连接到所述第二电源，所述第二钳位电路用于在所述第二开关晶体管关断后第偶数个所述逻辑单元的接地端电压钳位至第二阈值电压；
其中，当所述休眠定态逻辑电路处于工作状态，所述第一开关晶体管和所述第二开关晶体管导通；当所述休眠定态逻辑电路处于休眠状态，所述第一开关晶体管和所述第二开关晶体管关断，并且第一逻辑单元从所述信号控制单元接收所述逻辑信号“1”，并且各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
2.如权利要求1所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路和所述第二钳位电路的任一者均包括顺次串联的多个逻辑器件，每个所述逻辑器件在导通时均具有导通阈值电压，
其中，所述第一阈值电压为所述第一电源的电压与所述逻辑器件中导通的多个所述逻辑单元的阈值电压总和的差值，以及所述第二阈值电压为所述第二电源的电压与所述逻辑器件的导通阈值电压总和的和值。
3.如权利要求2所述的钳位休眠定态逻辑电路，其特征在于，还包括：
开关控制单元，连接至多个所述逻辑器件，用于根据所述钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的所述逻辑器件的个数；
其中，所述第一钳位电路中的每个所述逻辑器件两端并联有开关PMOS管；所述第二钳位电路中的每个所述逻辑器件的两端并联有开关NMOS管，所述开关PMOS管的栅极和所述开关NMOS管的栅极均连接至所述开关控制单元。
4.如权利要求2所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路和所述第二钳位电路均包括顺次串联的多个二极管。
5.如权利要求2所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路包括顺次串联的多个功能PMOS管，每个所述功能PMOS管的栅极与自身源极连接；所述第二钳位电路包括顺次串联的多个功能NMOS管，每个所述功能NMOS管的栅极与自身源极连接。
6.如权利要求1至5任一所述的钳位休眠定态逻辑电路，其特征在于，第奇数个所述逻辑单元的接地端连接至第二电源，第偶数个所述逻辑单元的电源端连接至第一电源，所述第一开关晶体管的栅极和所述第二开关晶体管的栅极皆用于接收开关逻辑信号；
其中，所述开关逻辑信号用于根据所述钳位休眠定态逻辑电路处于工作状态和休眠状态，控制所述第一开关晶体管以及所述第二开关晶体管同步的导通和关断。
7.一种钳位休眠定态逻辑电路，其特征在于，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“0”；
串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元包括电源端和接地端；第偶数个所述逻辑单元的电源端相连至第一节点，第奇数个所述逻辑单元的接地端相连至第二节点；
第一开关晶体管，具有连接到所述第一节点的漏极以及连接到第一电源的源极；
第二开关晶体管，具有连接到所述第二节点的漏极以及连接到第二电源的源极，所述第一电源的电压大于所述第二电源的电压；
第一钳位电路，所述第一钳位电路的一端连接到所述第一电源，所述第一钳位电路的另一端连接到所述第一节点，所述第一钳位电路用于在所述第一开关晶体管关断后所述第偶数个所述逻辑单元的电源端的电压钳位至第一阈值电压；以及
第二钳位电路，所述第二钳位电路的一端连接到所述第二节点，所述第二钳位电路的另一端连接到所述第二电源，所述第二钳位电路用于在所述第二开关晶体管关断后所述第奇数个所述逻辑单元的接地端电压钳位至第二阈值电压；
其中，当所述休眠定态逻辑电路处于工作状态，所述第一开关晶体管和所述第二开关晶体管导通；当所述休眠定态逻辑电路处于休眠状态，所述第一开关晶体管和所述第二开关晶体管关断，并且第一逻辑单元从所述信号控制单元接收所述逻辑信号“0”，并且各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
8.如权利要求7所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路和所述第二钳位电路的任一者均包括顺次串联的多个逻辑器件，每个所述逻辑器件在导通时均具有导通阈值电压，
其中，所述第一阈值电压为所述第一电源的电压与所述逻辑器件中导通的多个逻辑单元的阈值电压总和的差值，所述第二阈值电压为所述第二电源的电压与所述逻辑器件的导通阈值电压总和的和值。
9.如权利要求8所述的钳位休眠定态逻辑电路，其特征在于，还包括：
开关控制单元，连接至所述逻辑器件，用于根据所述钳位休眠定态逻辑电路从休眠模式进入工作模式的时间范围确定接入电路的所述逻辑器件的个数；
其中，所述第一钳位电路中的每个所述逻辑器件两端并联有开关PMOS管；所述第二钳位电路中的每个所述逻辑器件的两端并联有开关NMOS管，所述开关PMOS管的栅极和所述开关NMOS管的栅极连接至所述开关控制单元。
10.如权利要求8所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路和所述第二钳位电路均包括顺次串联的多个二极管。
11.如权利要求8所述的钳位休眠定态逻辑电路，其特征在于，所述第一钳位电路包括顺次串联的多个功能PMOS管，每个所述功能PMOS管的栅极与自身源极连接；所述第二钳位电路包括顺次串联的多个功能NMOS管，每个所述功能NMOS管的栅极与自身源极连接。
12.如权利要求7至11任一所述的钳位休眠定态逻辑电路，其特征在于，第偶数个所述逻辑单元的接地端连接至第二电源，第奇数个所述逻辑单元的电源端连接至第一电源，所述第一开关晶体管的栅极和所述第二开关晶体管的栅极皆用于接收开关逻辑信号；
其中，所述开关逻辑信号用于根据所述钳位休眠定态逻辑电路处于工作状态和休眠状态，控制所述第一开关晶体管以及所述第二开关晶体管同步的导通和关断。
13.一种半导体存储器，其特征在于，包括如权利要求1或7所述的钳位休眠定态逻辑电路。
14.一种基于休眠定态逻辑电路的电压钳位方法，应用于权利要求1所述的钳位休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述第一逻辑单元从所述信号控制单元接收逻辑信号“1”；
控制所述第一开关晶体管和所述第二开关晶体管关断；
通过第一钳位电路将第奇数个所述逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路将第偶数个所述逻辑单元的接地端电压钳位至第二阈值电压。
15.一种基于休眠定态逻辑电路的电压钳位方法，应用于权利要求7所述的钳位休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述第一逻辑单元从所述信号控制单元接收逻辑信号“0”；
控制所述第一开关晶体管和所述第二开关晶体管关断；
通过第一钳位电路将第偶数个所述逻辑单元的电源端的电压钳位至第一阈值电压，并通过第二钳位电路将第奇数个所述逻辑单元的接地端电压钳位至第二阈值电压。
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