CN108461522A - 显示装置 - Google Patents

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贾智铉
权泰勋
权镐均
李敏九
李在�
李在一
郑镇泰
车承智
安秉斗
李正浩
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Abstract

提供一种显示装置，所述显示装置包括：基底，包括第一像素区域、第二像素区域和外围区域，第二像素区域具有比第一像素区域的面积小的面积并连接到第一像素区域，外围区域至少部分地围绕第一像素区域和第二像素区域；第一像素，设置在第一像素区域中；第二像素，设置在第二像素区域中；第二布线，连接到第二像素；延伸线，延伸到外围区域；虚设部分，位于外围区域中以与延伸线叠置；电力线，连接到第一像素区域和第二像素区域；以及连接线，位于外围区域中以连接到虚设部分，连接线电连接到第二像素区域的一部分，其中，第二像素区域包括与连接线连接的第一子像素区域以及除了第一子像素区域之外的第二子像素区域。

Description

显示装置
本申请要求于2017年2月21日在韩国知识产权局提交的第10-2017-0023069号韩国专利申请的优先权和权益，该韩国专利申请的全部公开通过引用包含于此。
技术领域
本公开的一方面涉及一种显示装置。
背景技术
显示装置包括多个像素，每个像素包括显示元件、布线和连接到布线的多个晶体管，多个晶体管用于驱动显示元件。
这些布线可以根据其长度而具有不同的负载值，像素所位于的像素区域可以具有由于工艺余量而根据其位置改变的尺寸。在从显示装置提供的最终图像中，会由于负载值之间的差异而引起亮度上的差异。
发明内容
实施例提供了一种具有均匀亮度的显示装置。
根据本公开的一方面，提供一种显示装置，该显示装置包括：基底，包括第一像素区域、第二像素区域和外围区域，第二像素区域具有比第一像素区域的面积小的面积并连接到第一像素区域，外围区域至少部分地围绕第一像素区域和第二像素区域；第一像素，位于第一像素区域中；第二像素，位于第二像素区域中；第一布线，连接到第一像素；第二布线，连接到第二像素；延伸线，连接到第一布线和第二布线中的任一条并延伸到外围区域；虚设部分，位于外围区域中，与延伸线叠置，并且用于补偿第一布线的负载值和第二布线的负载值之间的差；电力线，连接到第一像素区域和第二像素区域；以及连接线，位于外围区域中，连接到虚设部分，并电连接到第二像素区域的一部分，其中，第二像素区域包括与连接线连接的第一子像素区域以及与第一子像素区域分离的第二子像素区域。
虚设部分可以包括：虚设有源图案，位于基底上；第一绝缘层，位于虚设有源图案上，并限定使虚设有源图案的一部分暴露的第一接触孔；延伸线，位于第一绝缘层上；以及导电图案，位于延伸线上且第二绝缘层置于导电图案和延伸线之间，导电图案通过第一接触孔连接到虚设有源图案，并电连接到连接线。
导电图案和连接线可以位于同一层中。
虚设部分可以不对应于第一子像素区域，而可以对应于第二子像素区域。
第一子像素区域和第二子像素区域可以具有不同的形状。
固定的电压可以施加到电力线，其中，与固定的电压具有相同电平的电压可以施加到导电图案和连接线。
电力线可包括：第一金属层，与导电图案和连接线位于同一层中；第二金属层，位于第一金属层上；以及层间绝缘层，位于第一金属层和第二金属层之间，并限定经其暴露第一金属层的一部分的第二接触孔，其中，第二金属层通过第二接触孔电连接到第一金属层。
连接线可包括：第三金属层，与导电图案一体地设置；第四金属层，位于第三金属层上；以及层间绝缘层，位于第三金属层和第四金属层之间，并限定经其暴露第三金属层的一部分的第三接触孔，其中，第四金属层通过第三接触孔电连接到第三金属层。
连接线可以位于导电图案上，并可以通过穿过层间绝缘层的第四接触孔电连接到导电图案。
外围区域可以包括：第一外围区域，位于第一像素区域的外围处；第二外围区域，位于第二像素区域的外围处；以及附加外围区域，与第一像素区域和第二外围区域相邻。
虚设部分可以位于第二外围区域中。
虚设部分可以通过连接线电连接到第一子像素区域。
第一布线可以在基底上沿第一方向延伸并向第一像素提供扫描信号，第二布线沿第一方向向第二像素提供扫描信号。
第二布线可以延伸到外围区域并可以连接到延伸线。
延伸线可以与第二布线一体地设置。
第一布线的长度可以比第二布线的长度大。
显示装置还可以包括与第一像素连接的第一发射控制线以及与第二像素连接的第二发射控制线。
第二发射控制线可以延伸到外围区域并连接到延伸线。
显示装置还可以包括与电力线分隔开并沿与第一方向相交的第二方向延伸的数据线。
第二像素可以包括与第二布线、数据线和电力线连接的晶体管，晶体管包括：有源图案，位于基底上；栅电极，位于有源图案上，且栅极绝缘层插置在栅电极和有源图案之间；以及源电极和漏电极，均连接到有源图案。
显示装置还可以包括与晶体管连接的发光器件，所述发光器件包括：第一电极，连接到晶体管；发射层，位于第一电极上；以及第二电极，位于发射层上。
显示装置还可以包括在外围区域中与导电图案一体地形成并至少部分地围绕连接线的边缘的电源线。
连接线可以具有与电源线对应的形状。
连接线可以在与第一子像素区域的一部分对应的外围区域中具有倾斜的倾斜形状。
连接线可以在与第一子像素区域的一部分对应的外围区域中具有弯曲的弯曲形状。
连接线可以在与第一子像素区域的一部分对应的外围区域中具有包括台阶式部分的台阶形状。
基底还可以包括：第三像素区域，与第二像素区域间隔开，并且连接到第一像素区域；以及第三外围区域，至少部分地围绕第三像素区域。
虚设部分可以位于第三外围区域中。
显示装置还可以包括：第三像素，设置在第三像素区域中；以及第三布线，用于向第三像素提供扫描信号，并连接到延伸线。
附图说明
现在将在下文中参照附图更充分地描述示例实施例。然而，这些实施例可以以不同的形式实施，并且不应该被解释为严格地局限于这里所阐述的实施例。相反，提供这些实施例，使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达示例实施例的范围。
图1和图2是示出根据本公开的实施例的显示装置的平面图。
图3是示出图1的显示装置中的像素和驱动单元的实施例的框图。
图4是示出图3中所示的第一像素的实施例的等效电路图。
图5是详细示出图4中所示的第一像素的平面图。
图6是沿图5的线I-I'截取的剖视图。
图7是沿图5的线II-II'截取的剖视图。
图8A至图8C是概念上示出与图1的区域P1对应的部分的平面图。
图9A至图9C是概念上示出图8A的第二区域中的虚设部分、第二像素和连接线的连接关系的平面图。
图10是概念上示出与图8A的区域P2对应的部分的平面图。
图11是沿图10的线III-III'截取的剖视图。
图12至图17是针对每层示意性示出图10中所示的第二像素、虚设部分和第一电极的布局图。
图18作为与图8A的区域P2对应的平面图示出根据本公开的另一实施例的显示装置的一部分。
图19是沿图18的线IV-IV'截取的剖视图。
图20作为与图8A的区域P2对应的平面图示出根据本公开的又一实施例的显示装置的一部分。
图21是沿图20的线V-V'截取的剖视图。
具体实施方式
通过参照下面对实施例的详细描述和附图，可以更加容易理解本发明构思的特征及其实现方法。在下文中，将参照附图更详细地描述实施例，在附图中同样的附图标号始终指示同样的元件。然而，本发明可以以各种不同的形式来实施，并且不应该被理解为仅受限于这里示出的实施例。相反，这些实施例被提供为示例使得该公开将是彻底的和完全的，并将向本领域的技术人员充分地传达本发明的方面和特征。因此，可不描述对于本领域普通技术人员来说完全理解本发明的方面和特征所不需要的工艺、元件和技术。除非另有说明，否则贯穿附图和书面描述，同样的附图标记指示同样的元件，并因此将不重复对其的描述。在附图中，为了清楚起见，会夸大元件、层和区域的相对尺寸。
在下面的描述中，出于解释的目的，阐述了许多具体细节以提供对各种实施例的彻底的理解。然而，明显的是，可以在没有这些具体细节或者利用一个或更多个等同布置的情况下来实践各种实施例。在其它情况下，以框图形式示出公知的结构和装置，以避免不必要地模糊各种实施例。
将理解的是，尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
为了易于解释，这里可使用诸如“在……下面”、“在……下方”、“下”、“之下”、“在……上方”、“上”等空间相对术语来描述如附图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，除了在附图中描绘的方位之外空间相对术语还意在包含装置在使用中或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其它元件或特征“下方”、“下面”或“之下”的元件在随后将被定位为“在”其它元件或特征“上方”。因此，示例术语“在……下方”和“之下”可以包括“在……上方”和“在……下方”两种方位。所述装置可以被另外定位(例如，旋转90度或者在其它方位)，并因此相应地解释这里使用的空间相对描述符。
将理解的是，当元件、层、区域或组件被称作为“在”另一元件、层、区域或组件“上”或者“连接到”或“结合到”另一元件、层、区域或组件时，所述元件、层、区域或组件可以直接在所述另一元件、层、区域或组件上、直接连接到或者直接结合到所述另一元件、层、区域或组件，或者可以存在中间元件、中间层、中间区域或中间组件。另外，还将理解的是，当元件或层被称作为“在”两个元件或两层“之间”时，所述两个元件或两层之间可以仅一个元件或层，或者也可以存在一个或更多个中间元件或中间层。
为了本公开的目的，“X、Y和Z中的至少一个(种/者)”和“从由X、Y和Z组成的组中选择的至少一个(种/者)”可以被理解为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任意组合(例如，以XYZ、XYY、YZ和ZZ为例)。同样的标号始终指示同样的元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。
在下面的示例中，x轴、y轴和z轴不限于直角坐标系的三个轴，并可以以更广泛的含义来解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示互不垂直的不同方向。
这里使用的术语仅是为了描述特定实施例的目的，而不意图对本发明进行限制。如这里所使用的，除非上下文另外明确地指出，否则单数形式的“一个(种/者)”和“所述(该)”也意图包括复数形式。另外，当在本说明书中使用术语“包含”、“包括”及其变型时，说明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如在这里所使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。当诸如“……中的至少一个(种/者)”的表述位于一列元件之后时，该表述修饰的是整列元件，而不是修饰所述列中的单个元件。
如在这里所使用的，术语“基本”、“大约”和相似的术语用作近似术语而不用作程度术语，并且意图解释由本领域普通技术人员将认识到的在测量值或计算值中的固有偏差。此外，当描述本发明的实施例时，“可以”的使用指的是“本发明的一个或更多个实施例”。如在这里所使用的，术语“使用”及其变型可以认为分别与术语“利用”及其变型同义。此外，术语“示例性”意图指代示例或举例说明。
当某个实施例可以以不同的方式实施时，可以以与所描述的顺序不同的顺序来执行具体的工艺顺序。例如，两个连续描述的工艺可以基本上同时地执行，或者以与所描述的顺序相反的顺序执行。
此外，这里公开和/或列举的任何数值范围旨在包括包含在所列举的范围内的具有相同数值精度的所有子范围。例如，“1.0至10.0”的范围旨在包括所列举的最小值1.0和所列举的最大值10.0之间(且包括最小值和最大值)的所有子范围，即，具有等于或大于1.0的最小值，并且等于或小于10.0的最大值，诸如，以2.4至7.6为例。这里列举的任何最大数值限制旨在包括包含在其中的所有的较小的数值限制，本说明书中列举的任何最小数值限制旨在包括包含所述最小数值限制的所有较高数值限制。因此，申请人保留修改本说明书(包括权利要求书)的权利，以明确列举包含在这里明确记载的范围内的任何子范围。所有这些范围旨在在本说明书中被实质上描述，使得为明确列举任何这样的子范围进行的修改将符合35U.S.C.§112(a)和35U.S.C.§132(a)的要求。
这里参照作为实施例和/或中间结构的示意图的剖视图来描述各种的实施例。这样，例如由制造技术和/或公差引起的图示的形状的变化将是可以预见的。因此，这里所公开的实施例不应该被理解为受限于区域的具体示出的形状，而是将包括诸如由制造导致的形状上的偏差。例如，示出为矩形的注入区域在其边缘将通常具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在附图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状并且不意图进行限制。
根据这里描述的本发明的实施例的电子装置或电气装置和/或任何其它相关装置或组件，可以利用任何合适的硬件、固件(例如专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，这些装置的各种组件可以形成在一个集成电路(IC)芯片上或在分开的IC芯片上。此外，这些装置的各种组件可以在柔性印刷电路膜、载带封装(TCP)、印刷电路板(PCB)上实现，或者形成在一个基底上。此外，这些装置的各种组件可以是在一个或更多个计算装置中在一个或更多个处理器上运行、执行计算机程序指令并且与其他系统组件交互用来执行在这里所描述的各种功能的进程或线程。计算机程序指令存储在存储器中，存储器可使用诸如以随机存取存储器(RAM)为例的标准存储器装置而在计算装置中实现。计算机程序指令也可以存储在诸如以CD-ROM或闪存驱动器等为例的其他非暂时性计算机可读介质中。此外，本领域的技术人员应该认识到的是，在不脱离本发明的示例性实施例的精神和范围的情况下，各种计算装置的功能可以组合或集成到单个计算装置中，或者具体的计算装置的功能可以分布在一个或更多个其它计算装置。
除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确地这样定义，否则术语(例如，在通用的字典中定义的术语)应该被解释为具有与在相关领域和本说明书的环境中它们的意思一致的意思，而将不以理想化或过于形式化的含义来解释。
在下文中，将参照附图详细地描述本公开的示例性实施例。
图1和图2是示出根据本公开的实施例的显示装置的平面图。
参照图1和图2，根据本实施例的显示装置可以包括基底SUB、基底SUB上的像素、基底SUB上的用于驱动像素的驱动单元、用于向像素供应电力的电源单元和使像素和驱动单元连接的布线单元。
基底SUB包括多个区域，所述多个区域中的至少两个区域可以具有不同的面积。作为示例，基底SUB可具有两个区域，这两个区域可具有互不相同的面积。作为另一示例，基底SUB可具有三个区域。在这种情况下，所有这三个区域可具有互不相同的面积，或者这三个区域中的仅两个区域可具有互不相同的面积。作为又一示例，基底SUB可以具有四个或更多个区域。
在下面的实施方式中，为了便于描述，作为示例示出了基底SUB包括三个区域(即，第一区域至第三区域A1、A2和A3)的情况。
第一区域至第三区域A1、A2和A3可以具有各种形状。例如，第一区域至第三区域A1、A2和A3可以设置为各种形状，诸如包括直边的闭合形状的多边形、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等。
第一区域至第三区域A1、A2和A3中的每个区域可以具有大致矩形的形状。另外，在第一区域至第三区域A1、A2和A3中，每种形状的至少一些角部可以具有倾斜的形状，其中，随着距离第一区域A1与第二区域A2和第三区域A3之间的边界变得越远，所述倾斜的形状的宽度变得越窄。
第一区域至第三区域A1、A2和A3可以分别包括像素区域PXA1、PXA2和PXA3(在下文中，被称作“PXA”)和外围区域PPA1、PPA2和PPA3(在下文中，被称作“PPA”)。像素区域PXA是其中设置有用于显示图像的像素的区域。稍后将描述每个像素。
在本公开的实施例中，第一至第三像素区域PXA1、PXA2、PXA3可以大体上具有分别与第一至第三区域A1、A2、A3的形状对应的形状。
外围区域PPA是其中不设置像素的区域，外围区域PPA中不显示图像。用于驱动像素的驱动单元、用于向像素供应电力的电源单元以及用于使像素和驱动单元连接的一些布线可以设置在外围区域PPA中。外围区域PPA对应于最终的显示装置中的边框，可以基于外围区域的宽度来确定边框的宽度。
以下将对第一至第三区域A1、A2、A3中的每个进行描述。
在第一区域至第三区域A1、A2、A3之中，第一区域A1可以具有最大面积。第一区域A1可以包括显示图像的第一像素区域PXA1和围绕第一像素区域PXA1的至少一部分的第一外围区域PPA1。
第一像素区域PXA1可以设置为与第一区域A1的形状对应的形状。在本公开的实施例中，第一像素区域PXA1可以在第一方向DR1上具有第一宽度W1，并且可以在与第一方向DR1交叉的第二方向DR2上具有第一长度L1。
第一外围区域PPA1可以设置在第一像素区域PXA1的至少一侧处。在本公开的实施例中，第一外围区域PPA1围绕第一像素区域PXA1的外周，但是可以设置在除了第二区域A2和第三区域A3所位于的部分之外的部分处。在本公开的实施例中，第一外围区域PPA1可以包括在第一方向DR1上延伸的横向部分和在第二方向DR2上延伸的纵向部分。第一外围区域PPA1的纵向部分可以沿第一方向DR1彼此间隔开地成对设置并且其间置有第一像素区域PXA1。
第二区域A2可以具有比第一区域A1的面积小的面积。第二区域A2可以包括显示图像的第二像素区域PXA2和围绕第二像素区域PXA2的至少一部分的第二外围区域PPA2。
第二像素区域PXA2可以设置为与第二区域A2的形状对应的形状。第二像素区域PXA2可以包括沿第一方向DR1延伸的一对横向边S1和S2以及沿第二方向DR2延伸的一对纵向边S3和S4。一对纵向边S3和S4可以部分地包括沿一个方向倾斜的斜线。这里，一对纵向边S3和S4可以包括彼此面对的第一纵向边S3和第二纵向边S4。
在本公开的实施例中，第二像素区域PXA2可以具有比第一像素区域PXA1的第一宽度W1小的第二宽度W2。第二像素区域PXA2可以具有比第一像素区域PXA1的第一长度L1小的第二长度L2。第二像素区域PXA2可以设置为从第一像素区域PXA1突出的形状，并可以直接连接到第一像素区域PXA1。换句话说，第二像素区域PXA2的一侧可以接触第一像素区域PXA1的一侧。这里，第二像素区域PXA2可以包括基于虚拟线BL分开的第一子区域s1_PXA2和第二子区域s2_PXA2。稍后将描述第一子区域s1_PXA2和第二子区域s2_PXA2。
第二外围区域PPA2可以设置在第二像素区域PXA2的至少一侧处。在本公开的实施例中，第二外围区域PPA2部分地围绕第二像素区域PXA2，但是可以不设置在其中第一像素区域PXA1和第二像素区域PXA2彼此连接的部分处。在本公开的实施例中，第二外围区域PPA2也可以包括在第一方向DR1上延伸的横向部分和在第二方向DR2上延伸的纵向部分。第二外围区域PPA2的纵向部分可以沿第一方向DR1彼此间隔开地成对设置并且其间置有第二像素区域PXA2。
第三区域A3可以具有比第一区域A1的面积小的面积。例如，第三区域A3可以具有与第二区域A2的面积相同的面积。第三区域A3可以包括显示图像的第三像素区域PXA3和围绕第三像素区域PXA3的至少一部分的第三外围区域PPA3。
第三像素区域PXA3可以设置为与第三区域A3的形状对应的形状。在本公开的实施例中，第三像素区域PXA3可以具有比第一像素区域PXA1的第一宽度W1小的第三宽度W3。第三像素区域PXA3可以具有比第一像素区域PXA1的第一长度L1小的第三长度L3。第二宽度W2和第三宽度W3可彼此相等。此外，第二长度L2和第三长度L3可彼此相等。
第三像素区域PXA3可以设置为从第一像素区域PXA1突出的形状，并可以直接连接到第一像素区域PXA1。换句话说，第三像素区域PXA3的一侧可以接触第一像素区域PXA1的一侧。
第三外围区域PPA3可以设置在第三像素区域PXA3的至少一侧处。在本公开的实施例中，第三外围区域PPA3部分地围绕第三像素区域PXA3，但是可以不设置在其中第一像素区域PXA1和第三像素区域PXA3彼此连接的部分处。在本公开的实施例中，第三外围区域PPA3也可以包括在第一方向DR1上延伸的横向部分和在第二方向DR2上延伸的纵向部分。第三外围区域PPA3的纵向部分可以沿第一方向DR1彼此间隔开地成对设置并且其间置有第三像素区域PXA3。
在本公开的实施例中，关于在第一区域A1的第一外围区域PPA1的横向部分的中间点处沿第二方向DR2延伸的虚拟中心线，第三区域A3可以具有与第二区域A2线性对称的形状。在这种情况下，除了一些布线之外，设置在第三区域A3中的组件的布置关系可以与第二区域A2中的布置关系基本上相同。
因此，基底SUB可以具有第二区域A2和第三区域A3在第二方向DR2上从第一区域A1突出的形状。另外，因为第二区域A2和第三区域A3被定位为彼此间隔开，所以基底SUB可以具有在第二区域A2和第三区域A3之间凹陷(例如，省略了一部分)的形状。即，基底SUB可以在第二区域A2和第三区域A3之间具有间隔开的区域。
在本公开的实施例中，第一外围区域PPA1的纵向部分可以分别连接到第二外围区域PPA2和第三外围区域PPA3的纵向部分的一部分。例如，第一外围区域PPA1的左纵向部分可以连接到第二外围区域PPA2的左纵向部分。另外，第一外围区域PPA1的左纵向部分和第二外围区域PPA2的左纵向部分可以具有相同的宽度W4(在下文中，被称作为“第四宽度”)。第一外围区域PPA1的右纵向部分可以连接到第三外围区域PPA3的右纵向部分。另外，第一外围区域PPA1的右纵向部分和第三外围区域PPA3的右纵向部分可以具有相同的宽度W5(在下文中，被称作为“第五宽度”)。
第四宽度W4可以不同于第五宽度W5。例如，第四宽度W4可以小于第五宽度W5。
在本公开的实施例中，基底SUB还可以包括附加外围区域APA。附加外围区域APA可以紧挨第一像素区域PXA1、第二外围区域PPA2和第三外围区域PPA3。例如，附加外围区域APA可以连接第二外围区域PPA2和第三外围区域PPA3。例如，附加外围区域APA可以连接第二外围区域PPA2的右纵向部分和第三外围区域PPA3的左纵向部分。即，附加外围区域APA可以设置在第二区域A2与第三区域A3之间的第一像素区域PXA1的一侧处。
像素可以在基底SUB上设置在像素区域PXA中(即，第一至第三像素区域PXA1、PXA2、PXA3中)。每个像素是用于显示图像的最小单位，并且在第一至第三像素区域PXA1、PXA2、PXA3中可以设置有多个像素。像素可以包括发光的显示元件。例如，显示元件可以是液晶显示(LCD)元件、电泳显示(EPD)元件、电润湿显示(EWD)元件和有机发光显示(OLED)元件中的任意一种。同时，在本公开的实施例中，为了便于描述，将作为示例示出显示元件为OLED元件的情况。
每个像素可以发射红色、绿色和蓝色中的一种颜色的光，但是本公开不限于此。例如，每个像素可以发射诸如青色、品红色、黄色和白色等的颜色的光。
像素可以包括布置在第一像素区域PXA1中的第一像素、布置在第二像素区域PXA2中的第二像素和布置在第三像素区域PXA3中的第三像素。在本公开的实施例中，第一至第三像素中的每个像素可以设置为多个，以沿着在第一方向DR1上延伸的行和沿在第二方向DR2上延伸的列以矩阵形式布置。然而，第一至第三像素的布置形式不受具体限制，可以以各种形式布置第一至第三像素。
在第二区域A2和第三区域A3中，第二像素和第三像素的数量可以根据行而改变。例如，在第二区域A2和第三区域A3中，位于与被构造为具有倾斜度的斜线边的角部对应的行上的第二像素和第三像素的数量可以小于位于与被构造为直线边的角部对应的行上的第二像素和第三像素的数量。另外，位于所述行上的第二像素和第三像素的数量可以随着行的长度变短而减少。因此，连接第二像素和第三像素的布线的长度可以变短。
驱动单元通过布线单元向每个像素提供信号，从而控制每个像素的驱动。
驱动单元可以包括沿扫描线向每个像素提供扫描信号的扫描驱动器SDV1、SDV2、SDV3(在下文中，被称作为“SDV”)、沿发射控制线向每个像素提供发射控制信号的发射驱动器EDV1、EDV2、EDV3(在下文中，被称作为“EDV”)、沿数据线向每个像素提供数据信号的数据驱动器DDV和时序控制器。时序控制器可以控制扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。
在本公开的实施例中，扫描驱动器SDV可以包括连接到第一像素的第一扫描驱动器SDV1、连接到第二像素的第二扫描驱动器SDV2以及连接到第三像素的第三扫描驱动器SDV3。在本公开的实施例中，发射驱动器EDV可以包括连接到第一像素的第一发射驱动器EDV1、连接到第二像素的第二发射驱动器EDV2以及连接到第三像素的第三发射驱动器EDV3。
第一扫描驱动器SDV1可以位于第一外围区域PPA1的纵向部分处。因为第一外围区域PPA1的纵向部分设置为沿第一像素区域PXA1的宽度方向彼此间隔开的一对，所以第一扫描驱动器SDV1可以位于第一外围区域PPA1的纵向部分的至少一侧处。第一扫描驱动器SDV1可以沿第一外围区域PPA1的长度方向延伸。
以类似的方式，第二扫描驱动器SDV2可以位于第二外围区域PPA2中，第三扫描驱动器SDV3可以位于第三外围区域PPA3中。
类似于第一扫描驱动器SDV1，第一发射驱动器EDV1也可以位于第一外围区域PPA1中的纵向部分处。第一发射驱动器EDV1可以位于第一外围区域PPA1的纵向部分的至少一侧处。第一发射驱动器EDV1可以沿第一外围区域PPA1的长度方向延伸。
以类似的方式，第二发射驱动器EDV2可以位于第二外围区域PPA2中，第三发射驱动器EDV3可以位于第三外围区域PPA3中。
数据驱动器DDV可以位于第一外围区域PPA1中。具体地，数据驱动器DDV可以位于第一外围区域PPA1的横向部分处。数据驱动器DDV可以沿第一外围区域PPA1的宽度方向延伸。
在其它实施例中，扫描驱动器SDV、发射驱动器EDV和/或数据驱动器DDV的位置可以改变。
时序控制器可以通过布线，并以各种方法，连接到第一至第三扫描驱动器SDV1、SDV2和SDV3、第一至第三发射驱动器EDV1、EDV2和EDV3以及数据驱动器DDV。时序控制器所位于的位置不受具体限制。例如，时序控制器可以安装在印刷电路板上以通过柔性印刷电路板连接到第一至第三扫描驱动器SDV1、SDV2和SDV3、第一至第三发射驱动器EDV1、EDV2和EDV3以及数据驱动器DDV。印刷电路板可以位于各种位置处，诸如基底SUB的一侧和/或基底SUB的后侧。
电源单元可以包括至少一条电源线。例如，电源单元可以包括第一电源线ELVDD和第二电源线ELVSS。第一电源线ELVDD和第二电源线ELVSS可以向多个像素供应电力。
第一电源线ELVDD和第二电源线ELVSS中的一条(例如，第二电源线ELVSS)可以被定位为至少对应于第一外围区域PPA1的一侧、第二外围区域PPA2的一侧和/或第三外围区域PPA3的一侧。例如，第二电源线ELVSS可以位于第一外围区域PPA1的数据驱动器DDV所位于的区域中。另外，第二电源供应线ELVSS可以在第一外围区域PPA1中沿第一方向DR1延伸。
第一电源线ELVDD和第二电源线ELVSS中的另一条(例如，第一电源线ELVDD)可以被定位为围绕或部分地围绕除了第一外围区域PPA1的数据驱动器DDV所位于的区域之外的第一像素区域PXA1、第二像素区域PXA2和第三像素区域PXA3。例如，第一电源线ELVDD可以具有沿第一外围区域PPA1的左纵向部分、沿第二外围区域PPA2、第三外围区域PPA3和附加外围区域APA以及沿第一外围区域PPA1的右纵向部分延伸的形状。
在上面中，作为示例，第二电源线ELVSS的位置在第一外围区域PPA1中与第一像素区域PXA1的一侧对应，并且第一电源线ELVDD位于其余的外围区域PPA中，但是本公开不限于此。
施加到第一电源线ELVDD的电压可以大于施加到第二电源线ELVSS的电压。
同时，设置在第二像素区域PXA2中的第二扫描线的长度和设置在第三像素区域PXA3中的第三扫描线的长度不同于设置在第一像素区域PXA1中的第一扫描线的长度。类似地，连接到第二像素区域PXA2的第二发射控制线的长度和连接到第三像素区域PXA3的第三发射控制线的长度不同于连接到第一像素区域PXA1的第一发射控制线的长度。设置在各像素区域PXA中的布线之间的长度差异会导致各像素区域PXA之间的负载值的差异。
在本公开的实施例中，当在与每个像素区域PXA对应的外围区域PPA中设置了或未设置虚设部分DMP以补偿各像素区域PXA之间在负载值上的差异时，可以提供具有不同寄生电容的结构。虚设部分DMP可以位于第二外围区域PPA2和第三外围区域PPA3的每者中，但是本公开不限于此。稍后将参照图10进一步描述虚设部分DMP。
图3是示出图1的显示装置中的像素和驱动单元的实施例的框图。在图3中，为了方便起见，作为第一电源的ELVDD提供与图1的第一电源线ELVDD相同的附图标记。作为第二电源的ELVSS提供与图1的第二电源线ELVSS相同的附图标记。
参考图3，显示装置可以包括像素PXL、驱动单元和布线单元。像素PXL可以包括第一至第三像素PXL1、PXL2和PXL3，驱动单元可以包括第一至第三扫描驱动器SDV1、SDV2和SDV3、第一至第三发射驱动器EDV1、EDV2和EDV3、数据驱动器DDV以及时序控制器TC。在图3中，第一至第三扫描驱动器SDV1、SDV2和SDV3、第一至第三发射驱动器EDV1、EDV2和EDV3、数据驱动器DDV以及时序控制器TC的位置设置为便于描述。当实现实际的显示装置时，第一至第三扫描驱动器SDV1、SDV2和SDV3、第一至第三发射驱动器EDV1、EDV2和EDV3、数据驱动器DDV以及时序控制器TC可以位于显示装置中的其它位置处。例如，数据驱动器DDV位于与第一区域A1相比更靠近第二区域A2和第三区域A3的区域中，但是本公开不限于此。例如，数据驱动器DDV可以位于与第一区域A1相邻的区域中。
布线单元将驱动单元的信号提供给每个像素PXL，布线单元可以包括扫描线、数据线D1至Dm、发射控制线、第一电源线(见图1的ELVDD)、第二电源线(见图1的ELVSS)和初始化电力线。扫描线可以包括连接到第一像素PXL1的第一扫描线S11至S1n、连接到第二像素PXL2的第二扫描线S21和S22以及连接到第三像素PXL3的第三扫描线S31和S32，发射控制线可以包括连接到第一像素PXL1的第一发射控制线E11至E1n、连接到第二像素PXL2的第二发射控制线E21和E22以及连接到第三像素PXL3的第三发射控制线E31和E32。数据线D1至Dm、第一电源线ELVDD和第二电源线ELVSS可以分别连接到第一至第三像素PXL1、PXL2、PXL3。
第一像素PXL1位于第一像素区域PXA1中。第一像素PXL1可以连接到第一扫描线S11至S1n、第一发射控制线E11至E1n以及数据线D1至Dm。当从第一扫描线S11至S1n供应扫描信号时，第一像素PXL1接收从数据线D1至Dm供应的数据信号。被供应有数据信号的每个第一像素PXL1可以控制从施加到第一电源线ELVDD的第一电源ELVDD经由各有机发光器件流到第二电源ELVSS的电流的量。
第二像素PXL2位于第二像素区域PXA2中。第二像素PXL2连接到第二扫描线S21和S22、第二发射控制线E21和E22以及数据线D1至D3。当从第二扫描线S21和S22供应扫描信号时，第二像素PXL2接收从数据线D1至D3供应的数据信号。供应有数据信号的每个第二像素PXL2可以控制从第一电源ELVDD经由各有机发光器件流到第二电源ELVSS的电流的量。
第三像素PXL3位于由第三扫描线S31和S32、第三发射控制线E31和E32以及数据线Dm-2至Dm限定的第三像素区域PXA3中。当从第三扫描线S31和S32供应扫描信号时，第三像素PXL3接收从数据线Dm-2至Dm供应的数据信号。供应有数据信号的每个第三像素PXL3可以控制从第一电源ELVDD经由各有机发光器件流到第二电源ELVSS的电流的量。
第一扫描驱动器SDV1可以响应于来自时序控制器TC的第一栅极控制信号GCS1而将扫描信号供应到第一扫描线S11至S1n。例如，第一扫描驱动器SDV1可以将扫描信号顺序地供应到第一扫描线S11至S1n。如果扫描信号顺序地供应到第一扫描线S11至S1n，则可以以水平行为单位而顺序地选择第一像素PXL1。
第二扫描驱动器SDV2可以响应于来自时序控制器TC的第二栅极控制信号GCS2而将扫描信号供应到第二扫描线S21和S22。例如，第二扫描驱动器SDV2可以将扫描信号顺序地供应到第二扫描线S21和S22。如果扫描信号顺序地供应到第二扫描线S21和S22，则可以以水平行为单位而顺序地选择第二像素PXL2。
第三扫描驱动器SDV3可以响应于来自时序控制器TC的第三栅极控制信号GCS3而将扫描信号供应到第三扫描线S31和S32。例如，第三扫描驱动器SDV3可以将扫描信号顺序地供应到第三扫描线S31和S32。如果扫描信号顺序地供应到第三扫描线S31和S32，则可以以水平行为单位而顺序地选择第三像素PXL3。
第一发射驱动器EDV1可以响应于第四栅极控制信号GCS4将发射控制信号供应到第一发射控制线E11至E1n。例如，第一发射驱动器EDV1可以将发射控制信号顺序地供应到第一发射控制线E11至E1n。
这里，发射控制信号可以被设定为具有比扫描信号的脉冲宽度大的脉冲宽度。例如，供应到第i条(i为自然数)第一发射控制线E1i的发射控制信号可以被供应为使得它与供应到第(i-1)条第一扫描线S1i-1的扫描信号和供应到第i条第一扫描线S1i的扫描信号重叠至少一个时间段。
第二发射驱动器EDV2可以响应于第五栅极控制信号GCS5而将发射控制信号供应到第二发射控制线E21和E22。例如，第二发射驱动器EDV2可以将发射控制信号顺序地供应到第二发射控制线E21和E22。
第三发射驱动器EDV3可以响应于第六栅极控制信号GCS6将发射控制信号供应到第三发射控制线E31和E32。例如，第三发射驱动器EDV3可以将发射控制信号顺序地供应到第三发射控制线E31和E32。
另外，发射控制信号可以被设定为栅极截止电压(例如，高电压)，使得像素PXL中包括的各个晶体管可以截止，扫描信号可以被设定为栅极导通电压(例如，低电压)，使得像素PXL中包括的各个晶体管可以导通。
数据驱动器DDV可以响应于数据控制信号DCS将数据信号供应到数据线D1至Dm。供应到数据线D1至Dm的数据信号可以被供应到由扫描信号选择的像素PXL。
时序控制器TC可以将基于外部供应的时序信号产生的栅极控制信号GCS1至GCS6供应到扫描驱动器SDV和发射驱动器EDV。此外，时序控制器TC可以将数据控制信号DCS供应到数据驱动器DDV。
在栅极控制信号GCS1至GCS6中的每个中可以包括起始脉冲和时钟信号。起始脉冲可以控制第一扫描信号或第一发射控制信号的时序。时钟信号可以用于使起始脉冲移位。
在数据控制信号DCS中可以包括源起始脉冲和时钟信号。源起始脉冲可以控制数据的采样起始时间。时钟信号可以用于控制采样操作。
如上所述，在本实施例的显示装置中，像素PXL可以设置在面积互不相同的区域A1、A2和A3中。向像素PXL提供信号的扫描线S11至S1n、S21和S22、S31和S32的长度以及发射控制线E11至E1n、E21和E22、E31和E32的长度可以根据区域A1、A2和A3(例如，根据像素区域PXA的面积)而改变。例如，第一像素区域PXA1的第一宽度W1可以比第二像素区域PXA2的第二宽度W2长。因此，当扫描线S11至S1n、S21和S22、S31和S32及发射控制线E11至E1n、E21和E22、E31和E32沿宽度方向延伸时，第一扫描线S11至S1n及第一发射控制线E11至E1n每者的长度比第二扫描线S21和S22及第二发射控制线E21和E22每者的长度长。扫描线S11至S1n、S21和S22、S31和S32之间的长度差及发射控制线E11至E1n、E21和E22、E31和E32之间的长度差会造成扫描线S11至S1n、S21和S22、S31和S32之间的各个负载值的差以及发射控制线E11至E1n、E21和E22、E31和E32之间的各个负载值的差。即，第一扫描线S11至S1n的负载值会大于第二扫描线S21和S22的负载值。另外，第一发射控制线E11至E1n的负载值会大于第二发射控制线E21和E22的负载值。数据信号的电压降会导致第一像素区域PXA1的第一像素PXL1与第二像素区域PXA2的第二像素PXL2之间的亮度差。在本公开的实施例中，可以以与第二像素PXL2相同的形式来设置第三像素区域PXA3的第三像素PXL3，因此，将省略对第三像素PXL3的详细描述。
图4是示出图3中所示的第一像素的实施例的等效电路图。为了便于描述，连接到第j条数据线Dj、第(i-1)条第一扫描线S1i-1、第i条第一扫描线S1i和第(i+1)条第一扫描线S1i+1的像素被示出在图4中。
参照图3和图4，根据本公开的实施例的第一像素PXL1可以包括有机发光器件OLED、第一晶体管T1至第七晶体管T7和存储电容器Cst。
有机发光器件OLED的第一电极可以经由第六晶体管T6连接到第一晶体管T1，有机发光器件OLED的第二电极可以连接到第二电源ELVSS。有机发光器件OLED可以产生与从第一晶体管T1供应的电流的量对应的预定亮度的光。
第一电源ELVDD可以被设定为比第二电源ELVSS的电压高的电压，使得电流可以在有机发光器件OLED中流动。
第七晶体管T7可以连接在初始化电源Vint和有机发光器件OLED的第一电极之间。另外，第七晶体管T7的栅电极可以连接到第(i+1)条第一扫描线S1i+1。当扫描信号被供应到第(i+1)条第一扫描线S1i+1时，第七晶体管T7可以导通，以将初始化电源Vint的电压供应到有机发光器件OLED的第一电极。这里，初始化电源Vint可以被设定为比数据信号的电压低的电压。
第六晶体管T6可以连接在第一晶体管T1和有机发光器件OLED之间。另外，第六晶体管T6的栅电极可以连接到第i条第一发射控制线E1i。当发射控制信号供应到第i条第一发射控制线E1i时，第六晶体管T6可以截止，否则可以导通。
第五晶体管T5可以连接在第一电源ELVDD和第一晶体管T1之间。另外，第五晶体管T5的栅电极可以连接到第i条第一发射控制线E1i。当发射控制信号供应到第i条第一发射控制线E1i时，第五晶体管T5可以截止，否则可以导通。
第一晶体管(驱动晶体管)T1的第一电极可以经由第五晶体管T5连接到第一电源ELVDD，第一晶体管T1的第二电极可以经由第六晶体管T6连接到有机发光器件OLED的第一电极。另外，第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1可以与第一节点N1的电压对应地控制从第一电源ELVDD经由有机发光器件OLED流向第二电源ELVSS的电流量。
第三晶体管T3可以连接在第一晶体管T1的第二电极与第一节点N1之间。另外，第三晶体管T3的栅电极可以连接到第i条第一扫描线S1i。当扫描信号被供应到第i条第一扫描线S1i时，第三晶体管T3可以导通，以允许第一晶体管T1的第二电极电连接到第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1可以是二极管连接的。
第四晶体管T4可以连接在第一节点N1和初始化电源Vint之间。另外，第四晶体管T4的栅电极可以连接到第(i-1)条第一扫描线S1i-1。当扫描信号被供应到第(i-1)条第一扫描线S1i-1时，第四晶体管T4可以导通，以将初始化电源Vint的电压供应到第一节点N1。
第二晶体管T2可以连接在第j条数据线Dj与第一晶体管T1的第一电极之间。另外，第二晶体管T2的栅电极可以连接到第i条第一扫描线S1i。当扫描信号被供应到第i条第一扫描线S1i时，第二晶体管T2可以导通，以允许第j条数据线Dj电连接到第一晶体管T1的第一电极。
存储电容器Cst可以连接在第一电源ELVDD和第一节点N1之间。存储电容器Cst可以存储与数据信号对应的电压和与第一晶体管T1的阈值电压对应的电压。
同时，第二像素PXL2和第三像素PXL3中的每个可以用与第一像素PXL1相同的电路来实现。因此，将省略对第二像素PXL2和第三像素PXL3的详细描述。
图5是详细示出图4中所示的第一像素的平面图。图6是沿图5的线I-I'截取的剖视图。图7是沿图5的线II-II'截取的剖视图。基于位于第一像素区域PXA1中的第i行和第j列的一个第一像素PXL1，连接到所述一个第一像素PXL1的三条第一扫描线S1i-1、S1i和S1i+1、第一发射控制线Eli、电力线PL以及数据线Dj被示出在图5至图7中。在图5至图7中，为了便于描述，将第(i-1)行上的第一扫描线称作为“第(i-1)条第一扫描线S1i-1”，第i行上的第一扫描线称作为“第i条第一扫描线S1i”，第(i+1)行上的第一扫描线称作为“第(i+1)条第一扫描线S1i+1”，将第i行上的第一发射控制线称作为“第一发射控制线E1i”，将第j列的数据线称作为“数据线Dj”，并且将第j列上的电源线称作为“电力线PL”。
参照图4至图7，根据本公开的实施例的显示装置可以包括基底SUB、布线单元和像素(例如，第一像素PXL1)。
基底SUB可以包括透明绝缘材料，以使光能经其透射。
布线单元可以向第一像素PXL1提供信号，并且可以包括第一扫描线S1i-1、S1i和S1i+1、数据线Dj、第一发射控制线E1i、电力线PL和初始化电力线IPL。
第一扫描线S1i-1、S1i和S1i+1可以在第一方向DR1上延伸。第一扫描线S1i-1、S1i和S1i+1可以包括沿第二方向DR2顺序地布置的第(i-1)条第一扫描线S1i-1、第i条第一扫描线S1i和第(i+1)条第一扫描线S1i+1。扫描信号可以被施加到第一扫描线S1i-1、S1i和S1i+1中的每条。例如，第(i-1)扫描信号可以施加到第(i-1)条第一扫描线S1i-1，第i扫描信号可以施加到第i条第一扫描线S1i，第(i+1)扫描信号可以施加到第(i+1)条第一扫描线S1i+1。
在本实施例中，三条第一扫描线S1i-1、S1i和S1i+1已经被示出为能够向第一扫描线S1i-1、S1i和S1i+1中的每条提供扫描信号，但是本公开不限于此。例如，在第一像素PXL1中，可以通过两条第一扫描线S1i-1和S1i施加扫描信号。在这种情况下，两条第一扫描线S1i-1和S1i中的第i条第一扫描线S1i分支成两条线，并且分支的第i条第一扫描线S1i可以连接到不同的晶体管。例如，第i条第一扫描线S1i可以包括与第(i-1)条第一扫描线S1i-1相邻的上第i条第一扫描线以及比上第i条第一扫描线远离第(i-1)条第一扫描线S1i-1的下第i条第一扫描线。
第一发射控制线E1i可以在第一方向DR1上延伸。第一发射控制线E1i与第i条第一扫描线S1i和第(i+1)条第一扫描线S1i+1间隔开，并且在第i条第一扫描线S1i和第(i+1)条第一扫描线S1i+1之间。发射控制信号施加到第一发射控制线E1i。
数据线Dj可以在第二方向DR2上延伸。数据信号可以被施加到数据线Dj。
电力线PL可以沿第二方向DR2延伸。电力线PL可以与数据线Dj间隔开。第一电源(见图3的ELVDD)可以被施加到电力线PL。电力线PL可以被设置为包括第一金属层MTL1和第二金属层MTL2的双层。当在平面上看时，第二金属层MTL2可以设置在第一金属层MTL1上以与第一金属层MTL1叠置。第二金属层MTL2可以通过第十二接触孔CH12电连接到第一金属层MTL1。
初始化电力线IPL可以沿第一方向DR1延伸。初始化电力线IPL可以被设置在第(i+1)条第一扫描线S1i+1和下一行上的第(i-1)条第一扫描线S1i-1之间。初始化电源Vint可以被施加到初始化电力线IPL。
第一像素PXL1可以包括第一晶体管T1至第七晶体管T7、存储电容器Cst和有机发光器件OLED。
第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和第一连接线CNL1。
第一栅电极GE1可以连接到第三晶体管T3的第三漏电极DE3和第四晶体管T4的第四漏电极DE4。第一连接线CNL1可以在第一栅电极GE1、第三漏电极DE3和第四漏电极DE4之间连接。第一连接线CNL1的一端可以通过第一接触孔CH1连接到第一栅电极GE1，第一连接线CNL1的另一端可以通过第二接触孔CH2连接到第三漏电极DE3和第四漏电极DE4。
在本公开的实施例中，第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1可以由掺杂杂质的半导体层形成，而第一有源图案ACT1可以由不掺杂杂质的半导体层形成。
第一有源图案ACT1具有大致沿延伸方向延伸的条状形状，并且可以具有沿延伸方向弯曲多次的形状。当从平面上看时，第一有源图案ACT1可以与第一栅电极GE1叠置。因为第一有源图案ACT1形成得长，所以第一晶体管T1的沟道区可以形成得长。因此，使施加到第一晶体管T1的栅极电压的驱动范围拓宽。因此，能够精细地或精确地控制从有机发光器件OLED发射的光的灰阶。
第一源电极SE1可以连接到第一有源图案ACT1的一端。第一源电极SE1可以连接到第二晶体管T2的第二漏电极DE2并且连接到第五晶体管T5的第五漏电极DE5。第一漏电极DE1可以连接到第一有源图案ACT1的另一端。第一漏电极DE1可以连接到第三晶体管T3的第三源电极SE3和第六晶体管T6的第六源电极SE6。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以连接到第i条第一扫描线S1i。第二栅电极GE2可以设置为第i条第一扫描线S1i的一部分或者可以设置为从第i条第一扫描线S1i突出的形状。在本公开的实施例中，第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第二源电极SE2和第二漏电极DE2可以由掺杂杂质的半导体层形成，而第二有源图案ACT2可以由不掺杂杂质的半导体层形成。第二有源图案ACT2对应于与第二栅电极GE2叠置的部分。第二源电极SE2的一端可以连接到第二有源图案ACT2。第二源电极SE2的另一端可以通过第六接触孔CH6连接到数据线Dj。第二漏电极DE2的一端可以连接到第二有源图案ACT2。第二漏电极DE2的另一端可以连接到第一晶体管T1的第一源电极SE1和第五晶体管T5的第五漏电极DE5。
第三晶体管T3可以设置为双栅结构以防止漏电流。即，第三晶体管T3可以包括第3a晶体管T3a和第3b晶体管T3b。第3a晶体管T3a可以包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可以包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。在下文中，第3a栅电极GE3a和第3b栅电极GE3b被称作为第三栅电极GE3，第3a有源图案ACT3a和第3b有源图案ACT3b被称作为第三有源图案ACT3，第3a源电极SE3a和第3b源电极SE3b被称作为第三源电极SE3，第3a漏电极DE3a和第3b漏电极DE3b被称作为第三漏电极DE3。
第三栅电极GE3可以连接到第i条第一扫描线S1i。第三栅电极GE3可以设置为第i条第一扫描线S1i的一部分，或者可以设置为从第i条第一扫描线S1i突出的形状。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第三源电极SE3和第三漏电极DE3可以由掺杂杂质的半导体层形成，而第三有源图案ACT3可以由不掺杂杂质的半导体层形成。第三有源图案ACT3对应于与第三栅电极GE3叠置的部分。第三源电极SE3的一端可以连接到第三有源图案ACT3。第三源电极SE3的另一端可以连接到第一晶体管T1的第一漏电极DE1并连接到第六晶体管T6的第六源电极SE6。第三漏电极DE3的一端可以连接到第三有源图案ACT3。第三漏电极DE3的另一端可以连接到第四晶体管T4的第四漏电极DE4。此外，第三漏电极DE3可以通过第一连接线CNL1、第二接触孔CH2和第一接触孔CH1连接到第一晶体管T1的第一栅电极GE1。
第四晶体管T4可以设置为双栅结构以防止漏电流。即，第四晶体管T4可以包括第4a晶体管T4a和第4b晶体管T4b。第4a晶体管T4a可以包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a。第4b晶体管T4b可以包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。在下文中，第4a栅电极GE4a和第4b栅电极GE4b被称作为第四栅电极GE4，第4a有源图案ACT4a和第4b有源图案ACT4b被称作为第四有源图案ACT4，第4a源电极SE4a和第4b源电极SE4b被称作为第四源电极SE4，第4a漏电极DE4a和第4b漏电极DE4b被称作为第四漏电极DE4。
第四栅电极GE4可以连接到第(i-1)条第一扫描线S1i-1。第四栅电极GE4可以设置为第(i-1)条第一扫描线S1i-1的一部分，或者可以设置为从第(i-1)条第一扫描线S1i-1突出的形状。
第四有源图案ACT4、第四源电极SE4和第四漏电极DE4可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第四源电极SE4和第四漏电极DE4可以由掺杂杂质的半导体层形成，而第四有源图案ACT4可以由不掺杂杂质的半导体层形成。第四有源图案ACT4对应于与第四栅电极GE4叠置的部分。
第四源电极SE4的一端可以连接到第四有源图案ACT4。第四源电极SE4的另一端可以连接到第(i-1)行上的第一像素PXL1的初始化电力线IPL并连接到第(i-1)行上的第一像素PXL1的第七晶体管T7的第七漏电极DE7。辅助连接线AUX可以设置在第四源电极SE4和初始化电力线IPL之间。辅助连接线AUX的一端可以通过第九接触孔CH9连接到第四源电极SE4。辅助连接线AUX的另一端可以通过第(i-1)行上的第一像素PXL1的第八接触孔连接到第(i-1)行上的初始化电力线IPL。第四漏电极DE4的一端可以连接到第四有源图案ACT4。第四漏电极DE4的另一端可以连接到第三晶体管T3的第三漏电极DE3。此外，第四漏电极DE4可以通过第一连接线CNL1、第二接触孔CH2和第一接触孔CH1连接到第一晶体管T1的第一栅电极GE1。
第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。
第五栅电极GE5可以连接到第一发射控制线E1i。第五栅电极GE5可以设置为第一发射控制线E1i的一部分，或者可以设置为从第一发射控制线E1i突出的形状。第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第五源电极SE5和第五漏电极DE5可以由掺杂杂质的半导体层形成，而第五有源图案ACT5可以由不掺杂的半导体层形成。第五有源图案ACT5对应于与第五栅电极GE5叠置的部分。第五源电极SE5的一端可以连接到第五有源图案ACT5。第五源电极SE5的另一端可以通过第五接触孔CH5连接到电力线PL。第五漏电极DE5的一端可以连接到第五有源图案ACT5。第五漏电极DE5的另一端可以连接到第一晶体管T1的第一源电极SE1并且连接到第二晶体管T2的第二漏电极DE2。
第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。
第六栅电极GE6可以连接到第一发射控制线E1i。第六栅电极GE6可以设置为第一发射控制线E1i的一部分，或者可以设置为从第一发射控制线E1i突出的形状。第六有源图案ACT6、第六源电极SE6和第六漏电极DE6可以由不掺杂杂质和/或掺杂杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6可以由掺杂杂质的半导体层形成，而第六有源图案ACT6可以由不掺杂的半导体层形成。第六有源图案ACT6对应于与第六栅电极GE6叠置的部分。第六源电极SE6的一端可以连接到第六有源图案ACT6。第六源电极SE6的另一端可以连接到第一晶体管T1的第一漏电极DE1和第三晶体管T3的第三源电极SE3。第六漏电极DE6的一端可以连接到第六有源图案ACT6。第六漏电极DE6的另一端可以连接到第七晶体管T7的第七源电极SE7。
第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。
第七栅电极GE7可以连接到第(i+1)条第一扫描线S1i+1。第七栅电极GE7可以设置为第(i+1)条第一扫描线S1i+1的一部分，或者可以从第(i+1)条第一扫描线S1i+1延伸。第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可以由不掺杂杂质或掺杂杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7可以由掺杂杂质的半导体层形成，而第七有源图案ACT7可以由不掺杂的半导体层形成。第七有源图案ACT7对应于与第七栅电极GE7叠置的部分。第七源电极SE7的一端可以连接到第七有源图案ACT7。第七源电极SE7的另一端可以连接到第六晶体管T6的第六漏电极DE6。第七漏电极DE7的一端可以连接到第七有源图案ACT7。第七漏电极DE7的另一端可以连接到初始化电力线IPL。此外，第七漏电极DE7可以连接到第(i+1)行上的第一像素PXL1的第四晶体管T4的第四源电极SE4。第七漏电极DE7可以通过辅助连接线AUX、第八接触孔CH8和第九接触孔CH9连接到第(i+1)行上的第一像素PXL1的第四晶体管T4的第四源电极SE4。
存储电容器Cst可以包括下电极LE和上电极UE。下电极LE可以被构造为第一晶体管T1的第一栅电极GE1。
上电极UE与第一栅电极GE1叠置，并且当从平面上看时可以覆盖下电极LE。随着上电极UE和下电极LE的叠置面积增大，存储电容器Cst的电容也可以增大。上电极UE可以在第一方向DR1上延伸。在本公开的实施例中，与第一电源ELVDD的电压具有相同电平的电压可以施加到上电极UE。上电极UE可以在包括使第一栅电极GE1和第一连接线CNL1彼此连接的第一接触孔CH1的区域中具有开口OPN。
有机发光器件OLED可以包括第一电极AD、第二电极CD以及设置在第一电极AD和第二电极CD之间的发射层EML。
第一电极AD可以设置在与每个第一像素PXL1对应的发光区域中。第一电极AD可以通过第七接触孔CH7和第十接触孔CH10连接到第七晶体管T7的第七源电极SE7和第六晶体管T6的第六漏电极DE6。第二连接线CNL2和桥接图案BRP可以设置在第七接触孔CH7和第十接触孔CH10之间，以使第一电极AD连接到第六漏电极DE6和第七源电极SE7。
在下文中，将参照图5至图7沿着堆叠顺序来描述根据本公开的实施例的显示装置的结构。
有源图案ACT1至ACT7(在下文中，被称作“ACT”)可以设置在基底SUB上。有源图案ACT可以包括第一至第七有源图案ACT1至ACT7。第一至第七有源图案ACT1至ACT7可以由半导体材料形成。
缓冲层可以设置在基底SUB与有源图案ACT之间。
栅极绝缘层GI可以设置在形成了有源图案ACT的基底SUB上。
第一扫描线S1i-1、S1i和S1i+1、第一发射控制线E1i以及第一栅电极GE1至第七栅电极GE7可以设置在栅极绝缘层GI上。第一栅电极GE1可以是存储电容器Cst的下电极LE。第二栅电极GE2和第三栅电极GE3可以与第i条第一扫描线S1i一体地形成。第四栅电极GE4可以与第(i-1)条第一扫描线S1i-1一体地形成。第五栅电极GE5和第六栅电极GE6可以与第一发射控制线E1i一体地形成。第七栅电极GE7可以与第(i+1)条第一扫描线S1i+1一体地形成。
第一绝缘层IL1可以设置在形成有第一扫描线S1i-1、S1i和S1i+1等的基底SUB上。
存储电容器Cst的上电极UE以及初始化电力线IPL可以设置在第一绝缘层IL1上。上电极UE可以覆盖下电极LE。上电极UE与下电极LE一起可以构成其间置有第一绝缘层IL1的存储电容器Cst。
第二绝缘层IL2可以在基底SUB上设置在上电极UE和初始化电力线IPL上方。
数据线Dj、电力线PL的第一金属层MTL1、第一连接线CNL1、第二连接线CNL2和辅助连接线AUX可以设置在第二绝缘层IL2上。
数据线Dj可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第六接触孔CH6连接到第二源电极SE2。
电力线PL的第一金属层MTL1可以通过穿过第二绝缘层IL2的第三接触孔CH3和第四接触孔CH4连接到存储电容器Cst的上电极UE。此外，电力线PL的第一金属层MTL1可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第五接触孔CH5连接到第五源电极SE5。
第一连接线CNL1可以通过按顺序穿过第一绝缘层IL1和第二绝缘层IL2的第一接触孔CH1连接到第一栅电极GE1。此外，第一连接线CNL1可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第二接触孔CH2连接到第三漏电极DE3和第四漏电极DE4。
第二连接线CNL2可以是设置为将第六漏电极DE6和第一电极AD彼此连接的介质的图案。第二连接线CNL2可以通过按顺序穿过栅极绝缘层GI以及第一绝缘层IL1和第二绝缘层IL2的第七接触孔CH7连接到第六漏电极DE6和第七源电极SE7。
辅助连接线AUX可以通过穿过第二绝缘层IL2的第八接触孔CH8连接到初始化电力线IPL。此外，辅助连接线AUX可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第九接触孔CH9连接到第(i-1)行上的第一像素PXL1的第四源电极SE4和第七漏电极DE7。
第三绝缘层IL3可以在基底SUB上设置在数据线Dj等上方。
桥接图案BRP与电力线PL的第二金属层MTL2可以设置在第三绝缘层IL3上。
桥接图案BRP可以通过穿过第三绝缘层IL3的第十接触孔CH10连接到第二连接线CNL2。
电力线PL的第二金属层MTL2可以通过穿过第三绝缘层IL3的第十二接触孔CH12连接到第一金属层MTL1。
保护层PSV可以在基底SUB上设置在桥接图案BRP等上方。
第一电极AD可以设置在保护层PSV上。第一电极AD可以通过穿过保护层PSV的第十一接触孔CH11连接到桥接图案BRP。因为桥接图案BRP通过第十接触孔CH10连接到第二连接线CNL2，所以第一电极AD可以通过桥接图案BRP和第二连接线CNL2最终连接到第六漏电极DE6和第七源电极SE7。
将第一像素区域限定为与每个第一像素PXL1对应的像素限定层PDL可以在基底SUB上设置在第一电极AD上方。像素限定层PDL暴露第一电极AD的顶表面，并且可以沿第一像素PXL1的周边或外周突出。
发射层EML可以设置在被像素限定层PDL围绕的第一像素区域PXA1中，第二电极CD可以设置发射层EML上。
覆盖第二电极CD的封装层SLM可以设置在第二电极CD之上。
封装层SLM可以减小或防止氧和湿气渗入有机发光器件OLED中。封装层SLM可以包括无机层。所述无机层可以包括从由氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钛、氧化锆和氧化锡组成的组选择的至少一种。封装层SLM覆盖第一至第三区域(见图1的A1至A3)的第一像素区域至第三像素区域(见图1的PXA1、PXA2和PXA3)，并且可以一直延伸到第一至第三像素区域PXA1、PXA2和PXA3的外部。
在本公开的实施例中，设置在第二像素区域PXA2中的第二像素(见图1的PXL2)和设置在第三像素区域PXA3中的第三像素(见图1的PXL3)具有与第一像素PXL1的像素结构基本相同的像素结构，因此，将省略对其的描述。
图8A至图8C是概念上示出与图1的区域P1对应的部分的平面图。为了便于描述，图8A至图8C中主要示出了第二区域A2中的虚设部分DMP、第一电源线ELVDD、多个第二像素PXL2和连接线CNL的布置关系。
参照图1和图8A，根据本公开的实施例的显示装置可以包括具有第一至第三区域A1、A2和A3的基底SUB。
基底SUB可以包括透明绝缘材料，以使光能够经其透射。基底SUB可以是刚性基底。例如，基底SUB可以是玻璃基底、石英基底、玻璃陶瓷基底和晶体玻璃基底中的一种。
另外，基底SUB可以是柔性基底。这里，基底SUB可以是包括高分子有机材料的膜基底和塑料基底中的一种基底。例如，基底SUB可以包括从由聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素组成的组中选择的至少一种。然而，构成基底SUB的材料可以被各种改变，并且可以包含纤维增强塑料(FRP)等。
第二区域A2可以包括设置有多个第二像素PXL2的第二像素区域PXA2以及在第二像素区域PXA2的至少一侧处的第二外围区域PPA2。第二像素PXL2可以包括均布置在第一方向DR1上的多个像素行，并且像素行可以布置为沿垂直于第一方向DR1的第二方向DR2延伸。第二像素PXL2可以布置为沿第一方向DR1延伸。即，第二像素PXL2可以以矩阵形式布置。
第二像素区域PXA2可以包括沿第一方向DR1延伸的一对横向边S1和S2以及沿第二方向DR2延伸的一对纵向边S3和S4。一对纵向边S3和S4可以部分地包括倾斜的斜线。这里，一对纵向边S3和S4可以包括彼此面对的第一纵向边S3和第二纵向边S4。
第一纵向边S3可以被构造为拥有斜线S3a和直线S3b，但是本公开不限于此。例如，第一纵向边S3可以被构造为仅有斜线S3a，或者可以被构造为仅有直线S3b。在一些实施例中，如图8B中所示，第一纵向边S3可以被构造为具有曲线S3a'和直线S3b。
第一纵向边S3通过与一对横向边S1和S2中的第一横向边S1相交来形成第二像素区域PXA2的角部，并且可以连接到第一区域A1的第一像素区域PXA1的纵向边。
第二纵向边S4也可以被构造为拥有斜线和直线，但本公开不限于此。例如，第二纵向边S4可以被构造为仅有直线。
第二像素区域PXA2可以包括第一子区域s1_PXA2和第二子区域s2_PXA2。在本公开的实施例中，第二像素区域PXA2可以基于沿第二方向DR2延伸并且与虚设部分DMP的端部对应的虚拟线BL而被划分为第一子区域s1_PXA2和第二子区域s2_PXA2。
第二子区域s2_PXA2可以是与位于第二外围区域PPA2中的虚设部分DMP对应的区域。第一子区域s1_PXA2是不与虚设部分DMP对应的区域并可以是第二像素PXL2与第一纵向边S3相邻的区域。第一子区域s1_PXA2和第二子区域s2_PXA2可以具有互不相同的形状。
第一子区域s1_PXA2可以基于在第一横向边S1和第一纵向边S3彼此相交的角部处沿第二方向DR2延伸的任意线而被划分为第(1-1)子区域s1a_PXA2和第(1-2)子区域s1b_PXA2。第(1-1)子区域s1a_PXA2可以是与第二像素区域PXA2的第一纵向边S3对应的区域，第(1-2)子区域s1b_PXA2可以是与第二像素区域PXA2的第一横向边S1对应的区域。
当在平面上看时，第(1-1)子区域s1a_PXA2的形状可以与第(1-2)子区域s1b_PXA2的形状不同。具体地，第(1-1)子区域s1a_PXA2可以具有通过第一纵向线S3的斜线S3a和直线S3b、第二横向线S2以及所述任意线限定的四边形形状。因此，位于第(1-1)子区域s1a_PXA2中的第二像素PXL2的数量可以与位于第(1-2)子区域s1b_PXA2中的第二像素PXL2的数量不同。在这种情况下，位于第(1-1)子区域s1a_PXA2中的第二像素PXL2可以是在第二像素区域PXA2的最外侧处的与第一纵向边S3最邻近地定位的像素。
第一电源线ELVDD、虚设部分DMP和连接线CNL可以设置在第二外围区域PPA2中。虚设部分DMP可以补偿像素区域PXA之间在负载值上的差异。稍后将参照图10对虚设部分DMP进行详细描述。
第一电源线ELVDD可以位于第二外围区域PPA2中，并且可以围绕连接线CNL的边缘。第一电源线ELVDD可以通过电力线PL向第二像素PXL2提供第一电源。第一电源线ELVDD可以与虚设部分DMP一体地设置以连接到虚设部分DMP。与第二像素PXL2的每个像素列对应的电力线PL可以连接到相应像素列。每条电力线PL可以连接到设置在相应像素列上的全部第二像素PXL2，同一列上的第二像素PXL2可以共享同一条电力线PL。
第一电源线ELVDD可以设置为与第二像素区域PXA2的外形对应并且与第二外围区域PPA2的形状对应的形状。在其它实施例中，第一电源线ELVDD可以对应于第二像素区域PXA2的外形。
如附图中所示，第一电源线ELVDD可以包括与第二像素区域PXA2的第一横向边S1对应的横向部分以及与第一纵向边S3对应的纵向部分。第一电源线ELVDD的纵向部分可以包括倾斜的倾斜部。在一些实施例中，如图8B中所示，当第一纵向边S3包括曲线S3a'时，第一电源线ELVDD的纵向部分可以包括与第一纵向边S3的曲线S3a'对应的弯曲的弯曲部。
连接线CNL可以从虚设部分DMP沿第一方向DR1延伸，并且可以电连接到虚设部分DMP。如附图中所示，连接线CNL可以包括与第一电源线ELVDD的横向部分对应的第一部分CNL_1以及与第一电源线ELVDD的纵向部分的一部分对应的第二部分CNL_2。具体地，连接线CNL的第二部分CNL_2可以包括倾斜的倾斜部。在一些实施例中，如图8B中所示，当第一纵向边S3包括曲线S3a'时，连接线CNL的第二部分CNL_2可以包括与第一纵向边S3的曲线S3a'对应的弯曲的弯曲部。另外，如图8C中所示，连接线CNL的第二部分CNL_2可以包括具有台阶式部分的台阶形状。
在本公开的实施例中，位于第(1-1)子区域s1a_PXA2中的第二像素PXL2可以电连接到连接线CNL的第二部分CNL_2，位于第(1-2)子区域s1b_PXA2中的第二像素PXL2可以电连接到连接线CNL的第一部分CNL_1。
同时，虚设部分DMP如上所述可以通过电力线PL直接连接到位于第二子区域s2_PXA2中的第二像素PXL2。因此，当位于第二子区域s2_PXA2中的第二像素PXL2直接连接到虚设部分DMP时，位于第二子区域s2_PXA2中的第二像素PXL2可以最终连接到第一电源线ELVDD。
位于不与虚设部分DMP对应的第一子区域s1_PXA2中的第二像素PXL2可以连接到连接线CNL。因此，当位于第一子区域s1_PXA2中的第二像素PXL2通过连接线CNL连接至虚设部分DMP时，位于第一子区域s1_PXA2中的第二像素PXL2可以最终连接至第一电源线ELVDD。如上面所述的，因为不与虚设部分DMP对应的第一子区域s1_PXA2通过连接线CNL电连接到虚设部分DMP，所以甚至可以把施加到第一电源线ELVDD的第一电源提供给第一子区域s1_PXA2。因此，可以将第一电源均匀地提供给第一子区域s1_PXA2和第二子区域s2_PXA2。
图9A至图9C是概念上示出图8A的第二区域中的虚设部分、第二像素和连接线的连接关系的平面图。
参照图8A和图9A，第二区域A2可以包括设置有多个第二像素PXL2的第二像素区域PXA2和设置在第二像素区域PXA2外围处的第二外围区域PPA2。虚设部分DMP和连接线CNL可以设置在第二外围区域PPA2中。
第二像素区域PXA2可以包括不与虚设部分DMP对应的第一子区域s1_PXA2和与虚设部分DMP对应的第二子区域s2_PXA2。
在本公开的实施例中，第二像素PXL2可以沿着在第一方向DR1上延伸的像素行并沿着在第二方向DR2上延伸的像素列以矩阵形式布置。然而，第二像素PXL2的布置形式不受具体限制，第二像素PXL2可以以各种形式布置。例如，第二像素PXL2可以布置为使得一个方向变成行方向，或者可以布置为使得相对于所述一个方向倾斜的方向变成行方向。在下文中，为了便于描述，把位于第一子区域s1_PXA2中的第二像素PXL2称作为第(2-1)像素PXL2，并且把位于第二子区域s2_PXA2中的第二像素PXL2称作为第(2-2)像素PXL2。
与第二像素PXL2的像素列对应的电力线PL可以分别连接到第二像素PXL2的像素列。每条电力线PL可以连接到设置在每个像素列上的全部第二像素PXL2，同一列上的第二像素PXL2可以共享同一条电力线PL。在下文中，把连接到第(2-1)像素PXL2的电力线PL称作为第一电力线PL，并且把连接到第(2-2)像素PXL2的电力线称作为第二电力线PL。
第一电力线PL和第二电力线PL中的每条可以设置为包括第一金属层MTL1和位于第一金属层MTL1上的第二金属层MTL2的双层，第一金属层MTL1和第二金属层MTL2之间插置有绝缘层。第一金属层MTL1和第二金属层MTL2可以通过设置在绝缘层中的第一接触孔CH1彼此电连接。在本公开的实施例中，第一金属层MTL1和第二金属层MTL2可以具有互不相同的宽度，但是本公开不限于此。例如，第一金属层MTL1的宽度可以等于第二金属层MTL2的宽度。
第二电力线PL的第一金属层MTL1可以与虚设部分DMP一体地设置以电连接到虚设部分DMP。第一电力线PL的第一金属层MTL1可以与连接线CNL一体地设置以电连接到连接线CNL。
连接线CNL可以从虚设部分DMP沿第一方向DR1延伸，并且可以位于第二外围区域PPA2中以对应于第一子区域s1_PXA2。连接线CNL可以与连接到第(2-1)像素PXL2的第一电力线PL的第一金属层MTL1一体地设置。此外，连接线CNL可以与虚设部分DMP一体地设置。因此，第(2-1)像素PXL2可以通过连接线CNL连接到虚设部分DMP。
在一些实施例中，如图9C中所示，连接线CNL可以设置为包括第三金属层MTL3和位于第三金属层MTL3上的第四金属层MTL4的双层。第三金属层MTL3和第四金属层MTL4可以通过设置在绝缘层中的第三接触孔CH3而彼此电连接。在这种情况下，第三金属层MTL3可以与连接到第(2-1)像素PXL2的第一电力线PL的第一金属层MTL1一体地设置。因此，连接线CNL可以连接到第(2-1)像素PXL2。另外，第三金属层MTL3可以与虚设部分DMP一体地设置以电连接到虚设部分DMP。
在本公开的实施例中，当在平面上看时，位于第一子区域s1_PXA2中的电力线PL、位于第二子区域s2_PXA2中的电力线PL、连接线CNL和虚设部分DMP可以形成网状结构。
参照图8A和图9B，第二区域A2可以包括设置有多个第二像素PXL2的第二像素区域PXA2以及设置在第二像素区域PXA2的外围处的第二外围区域PPA2。虚设部分DMP可以设置在第二外围区域PPA2中。
第二像素区域PXA2可以包括不与虚设部分DMP对应的第一子区域s1_PXA2以及与虚设部分DMP对应的第二子区域s2_PXA2。
与第二像素PXL2的像素列对应的电力线PL可以分别连接到第二像素PXL2的像素列。位于第二子区域s2_PXA2中的第二像素PXL2可以通过电力线PL连接到虚设部分DMP。每条电力线PL可以设置为包括第一金属层MTL1和位于第一金属层MTL1上的第二金属层MTL2的双层。第一金属层MTL1和第二金属层MTL2可以通过设置在绝缘层中的第一接触孔CH1彼此电连接。
沿第二方向DR2延伸的连接线CNL可以设置在第二像素区域PXA2中。即，连接线CNL可以设置在整个第一子区域s1_PXA2和第二子区域s2_PXA2中。
连接线CNL可以设置为包括第三金属层MTL3和位于第三金属层MTL3上的第四金属层MTL4的双层。第三金属层MTL3和第四金属层MTL4可以通过设置在绝缘层中的第二接触孔CH2而彼此电连接。
第三金属层MTL3可以与第一金属层MTL1一体地设置以电连接到第一金属层MTL1。另外，第四金属层MTL4可以与第二金属层MTL2一体地设置以电连接到第二金属层MTL2。即，连接线CNL可以电连接到位于第二子区域s2_PXA2中的电力线PL。因此，连接线CNL可以通过位于第二子区域s2_PXA2中的电力线PL电连接到虚设部分DMP。因此，位于不与虚设部分DMP对应的第一子区域s1_PXA2中的第二像素PXL2可以通过连接线CNL连接到虚设部分DMP。
在本公开的实施例中，当在平面上看时，位于第一子区域s1_PXA2中的电力线PL、位于第二子区域s2_PXA2中的电力线PL、连接线CNL以及虚设部分DMP可以形成网状结构。
图10是概念上示出与图8A的区域P2对应的部分的平面图。图11是沿图10的线III-III'截取的剖视图。
为了便于描述，基于设置在第二像素区域PXA2中的位于第i行和第k列的第k个第二像素PXL2_k、位于第i行和第(k+1)列的第(k+1)个第二像素PXL2_k+1、位于第i行和第(k+2)列的第(k+2)个第二像素PXL2_k+2以及位于第i行和第(k+3)列的第(k+3)个第二像素PXL2_k+3，在图10和图11中示出了分别连接到四个第二像素PXL2_k和PXL2_k+1、PXL2_k+2和PXL2_k+3的三条第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i以及四条数据线DL1、DL2、DL3和DL4。此外，为了便于描述，图8A和图10中主要示出了四个第二像素PXL2_k和PXL2_k+1、PXL2_k+2和PXL2_k+3以及在与四个第二像素PXL2_k和PXL2_k+1、PXL2_k+2和PXL2_k+3的一部分垂直的方向上位于同一列上的虚设部分DMP。
在图10和图11中，为了便于描述，把在第(i-1)行上的第二扫描线称作为“第(i-1)条第二扫描线S2i-1”，在第i行上的第二扫描线称作为“第i条第二扫描线S2i”，在第(i+1)行上的第二扫描线称作为“第(i+1)条第二扫描线S2i+1”，在第i行上的第二发射控制线称作为“第二发射控制线E2i”，在第k列上的数据线称作为“第一数据线DL1”，在第(k+1)列上的数据线称作为“第二数据线DL2”，在第(k+2)列上的数据线称作为“第三数据线DL3”，在第(k+3)列上的数据线称作为“第四数据线DL4”，在第k列上的电源线称作为“第一电力线PL1”，在第(k+1)列上的电源线称作为“第二电力线PL2”，在第(k+2)列上的电源线称作为“第三电力线PL3”，并且在第(k+3)列上的电源线称作为“第四电力线PL4”。
参照图1、图8A、图10以及图11，在根据本公开的实施例的显示装置中，可以使用虚设部分DMP来实现针对各个像素区域PXA具有不同寄生电容的结构，以补偿各个像素区域PXA之间在负载值上的差异。为了补偿第一像素区域至第三像素区域PXA1、PXA2和PXA3中的扫描线之间在负载值上的差异，不在与第一像素区域PXA1对应的第一外围区域PPA1中设置虚设部分DMP，而可以将虚设部分DMP设置在与第二像素区域PXA2对应的第二外围区域PPA2中，并且可以设置在与第三像素区域PXA3对应的第三外围区域PPA3中。虚设部分DMP也可以设置在附加外围区域APA中。
根据本公开的实施例的显示装置可以包括基底SUB、布线单元以及第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3。
布线单元可以包括第二扫描线S2i-1、S2i和S2i+1、数据线DL1、DL2、DL3和DL4、第二发射控制线E2i、电力线PL1、PL2、PL3和PL4以及初始化电力线IPL。
第二扫描线S2i-1、S2i和S2i+1可以设置在第二像素区域PXA2中，并且可以分别向第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3提供扫描信号。在这种情况下，第二扫描线S2i-1、S2i和S2i+1的长度可以不同于设置在第一像素区域PXA1中的第一扫描线(见图3的S11到S1n)的长度。具体地，第二扫描线S2i-1、S2i和S2i+1的长度可以短于第一扫描线S11至S1n的长度。
第二扫描线S2i-1、S2i和S2i+1可以在基底SUB上沿第一方向DR1延伸。第二扫描线S2i-1、S2i和S2i+1可以包括沿与第一方向DR1相交的第二方向DR2按顺序布置的第(i-1)条第二扫描线S2i-1、第i条第二扫描线S2i和第(i+1)条第二扫描线S2i+1。扫描信号可以施加到第二扫描线S2i-1、S2i和S2i+1中的每条。
第二发射控制线E2i可以在第一方向DR1上延伸。当在平面上看时，第二发射控制线E2i可以位于第i条第二扫描线S2i与第(i+1)条第二扫描线S2i+1之间。发射控制信号可以施加到第二发射控制线E2i。
数据线DL1、DL2、DL3和DL4可以在基底SUB上沿与第一方向DR1相交的第二方向DR2延伸。数据线DL1、DL2、DL3和DL4可以包括沿第一方向DR1按顺序布置的第一数据线DL1至第四数据线DL4。数据信号可以施加到第一数据线DL1至第四数据线DL4。
电力线PL1、PL2、PL3和PL4可以沿第二方向DR2延伸，并且可以被定位为与数据线DL1、DL2、DL3和DL4间隔开。电力线PL1、PL2、PL3和PL4可以包括沿第一方向DR1按顺序布置的第一电力线PL1至第四电力线PL4。第一电源(见图3的ELVDD)可以被施加到第一电力线PL1至第四电力线PL4。
电力线PL1、PL2、PL3和PL4中的每条可以设置为包括第一金属层MTL1和第二金属层MTL2的双层。当在平面中看时，第二金属层MTL2可以覆盖第一金属层MTL1并且与第一金属层MTL1叠置。
初始化电力线IPL可以沿第一方向DR1延伸，初始化电源(见图3的Vint)可以施加到初始化电力线IPL。
第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3可以包括与第二扫描线S2i-1、S2i和S2i+1以及第一数据线DL1连接的第k个第二像素PXL2_k、与第二扫描线S2i-1、S2i和S2i+1以及第二数据线DL2连接的第(k+1)个第二像素PXL2_k+1、与第二扫描线S2i-1、S2i和S2i+1以及第三数据线DL3连接的第(k+2)个第二像素PXL2_k+2、与第二扫描线S2i-1、S2i和S2i+1以及第四数据线DL4连接的第(k+3)个第二像素PXL2_k+3。
第k个第二像素PXL_k、第(k+1)个第二像素PXL2_k+1、第(k+2)个第二像素PXL2_k+2和第(k+3)个第二像素PXL2_k+3中的每个可以包括有机发光器件OLED、第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1可以包括第一有源图案ACT1、设置在第一有源图案ACT1上的栅电极GE1以及均连接到第一有源图案ACT1的第一源电极SE1和第一漏电极DE1。此外，第一晶体管T1可以包括第一连接线CNL。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第三晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源电极SE3和第三漏电极DE3。第三晶体管T3可以设置为双栅极结构以防止漏电流。
第四晶体管T4可以包括第四栅电极GE4、第四有源图案ACT4、第四源电极SE4和第四漏电极DE4。第四晶体管T4可以设置为双栅极结构以防止漏电流。
第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。
第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。
第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。
有机发光器件OLED可以包括第一电极AD、位于第一电极AD上的第二电极CD以及位于两个电极AD和CD之间的发射层EML。
存储电容器Cst可以包括下电极LE和设置在下电极LE上的上电极UE。
基底SUB可以包括其中设置有第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3的第二像素区域PXA2以及围绕第二像素区域PXA2的第二外围区域PPA2。
用于补偿像素区域PXA之间在负载值上的差异的虚设部分DMP可以被设置在第二外围区域PPA2中。
第二像素区域PXA2可以包括第一子区域s1_PXA2和第二子区域s2_PXA2。第二子区域s2_PXA2可以是与位于第二外围区域PPA2中的虚设部分DMP对应的区域，第一子区域s1_PXA2可以是不与虚设部分DMP对应的区域。
第k个第二像素PXL2_k和第(k+1)个第二像素PXL2_k+1可以位于第一子区域s1_PXA2中，第(k+2)个第二像素PXL2_k+2和第(k+3)个第二像素PXL2_k+3可以位于第二子区域s2_PXA2中。这里，第k个第二像素PXL2_k和第(k+1)个第二像素PXL2_k+1可以是与第二像素区域PXA2的部分地包括斜线S3a的第一纵向边S3相邻定位的像素。
虚设部分DMP可以对应于第二子区域s2_PXA2，并且包括第八有源图案ACT8、延伸线ELP1、ELP2和ELP3以及导电图案CPP。这里，第八有源图案ACT8也可以被称作为“虚设有源图案”。
第八有源图案ACT8可以与在第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中设置的第一有源图案ACT1至第七有源图案ACT7设置在同一层中。第八有源图案ACT8可以由未掺杂杂质或掺杂了杂质的半导体层形成。第八有源图案ACT8可以具有在第二方向DR2上延伸的条状形状，并且可以位于第一方向DR1上。然而，本公开不限于此。当在平面上看时，第八有源图案ACT8可以与延伸线ELP1、ELP2和ELP3部分地叠置。
延伸线ELP1、ELP2和ELP3(在下文中，被称作为“ELP”)可以是形成为位于第二像素区域PXA2中的第二扫描线S2i-1、S2i、S2i+1和第二发射控制线E2i的线，并且可以延伸到第二外围区域PPA2。
导电图案CPP可以位于第八有源图案ACT8和延伸线ELP上，并且当在平面上看时可以与第八有源图案ACT8和延伸线ELP叠置。导电图案CPP可以通过第十三接触孔CH13连接到第八有源图案ACT8。此外，导电图案CPP可以电连接到与第(k+2)个第二像素PXL2_k+2连接的第三电力线PL3以及与第(k+3)个第二像素PXL2_k+3连接的第四电力线PL4。
导电图案CPP可以与第三电力线PL3的第一金属层MTL1和第四电力线PL4的第一金属层MTL1一体地设置。因此，施加到第三电力线PL3和第四电力线PL4的第一电源ELVDD也可以被施加到导电图案CPP。
这里，因为导电图案CPP通过第十三接触孔CH13连接到第八有源图案ACT8，所以第一电源ELVDD也可以施加到第八有源图案ACT8。因此，在虚设部分DMP中，第八有源图案ACT8可以与延伸线ELP叠置而栅极绝缘层GI插置在第八有源图案ACT8与延伸线ELP之间以形成寄生电容器，延伸线ELP可以与导电图案CPP叠置而第一绝缘层IL1和第二绝缘层IL2插置在延伸线ELP和导电图案CPP之间以形成寄生电容器。虚设部分DMP的寄生电容器的寄生电容可以增大设置在第二像素区域PXA2中的第二扫描线S2i-1、S2i和S2i+1和/或第二发射控制线E2i的负载值。因此，第二扫描线S2i-1、S2i和S2i+1的负载值可以等于或近似于第一像素区域PXA1的第一扫描线的负载值。
同时，连接到虚设部分DMP的第三连接线CNL3可以设置在第二外围区域PPA2中。第三连接线CNL3可以仅设置在第二外围区域PPA2的与第一子区域s1_PXA2对应的部分中。
第三连接线CNL3可以电连接到与第k个第二像素PXL2_k连接的第一电力线PL1和与第(k+1)个第二像素PXL2_k+1连接的第二电力线PL2。第三连接线CNL3可以与第一电力线PL1的第一金属层MTL1和第二电力线PL2的第一金属层MTL1一体地设置。此外，第三连接线CNL3可以与导电图案CPP一体地设置。
因此，施加到导电图案CPP的第一电源ELVDD也可以施加到第三连接线CNL3。即，在本公开的实施例中，如果将固定的电压(例如，第一电源ELVDD的电压)施加到电力线(例如，第一至第四电力线PL1、PL2、PL3和PL4)，则与所述固定的电压具有相同电平的电压可以被施加到导电图案CPP和连接线CNL。
当在平面上观看时，第三连接线CNL3、导电图案CPP以及第一至第四电力线PL1、PL2、PL3和PL4可以彼此电连接以布置为网状形式。因此，如果将第一电源ELVDD施加到第一至第四电力线PL1、PL2、PL3和PL4，则第一电源ELVDD可以均匀地提供到第二像素区域PXA2。因此，第二像素区域PXA2可以在整个区域内实现均匀的亮度。
如果在第一电力线PL1和第二电力线PL2中发生了接触故障，则因为第一电力线PL1和第二电力线PL2没有与第三连接线CNL3连接，所以第一电源ELVDD无法适当地施加到第一电力线PL1和第二电力线PL2。在这种情况下，会在与虚设部分DMP连接的第二子区域s2_PXA2和不与虚设部分DMP连接的第一子区域s1_PXA2之间发生亮度差。这样的亮度差会导致显示装置中的图像质量缺陷。
因此，在本公开实施例中，由于第三连接线CNL3位于第二外围区域PPA2中，不与虚设部分DMP连接的第一电力线PL1和第二电力线PL2连接到第三连接线CNL3，从而防止了图像质量缺陷。
在本公开的实施例中，可以基于待补偿的扫描线和/或发射控制线的负载值来不同地设定由虚设部分DMP形成的寄生电容。
在本公开的实施例中，为了便于描述，示出了提供单个虚设部分DMP的情况，但是本公开不限于此。例如，可以在不扩大第二外围区域PPA2的面积的范围内，将虚设部分DMP设置为多个。
在本公开的实施例中，虚设部分DMP与第三连接线CNL3之间的连接关系可以同样应用于第三外围区域PPA3，因此，将省略对第三外围区域PPA3的详细描述。
在下文中，将参照图10和图11沿堆叠顺序来描述根据本公开的实施例的显示装置的结构。
首先，有源图案ACT1至ACT8(在下文中，被称作为“ACT”)可以设置在基底SUB上。有源图案ACT可以由半导体材料形成。
栅极绝缘层GI可以设置在其上设置了有源图案ACT的基底SUB上。
第一栅电极GE1可以是存储电容器Cst的下电极LE。第二栅电极GE2和第三栅电极GE3可以与第i条第二扫描线S2i一体地形成，第五栅电极GE5和第六栅电极GE6可以与第二发射控制线E2i一体地形成。第四栅电极GE4可以与第(i-1)条第二扫描线S2i-1一体地形成，并且第七栅电极GE7可以与第(i+1)条第二扫描线S2i+1一体地形成。
第一绝缘层IL1可以在基底SUB上设置在第二扫描线S2i-1、S2i和S2i+1等上。
存储电容器Cst的上电极UE以及初始化电力线IPL可以设置在第一绝缘层IL1上。上电极UE可以覆盖下电极LE。上电极UE与下电极LE一起可以构成其间插置有第一绝缘层IL1的存储电容器Cst。
第二绝缘层IL2可以在基底SUB上设置在上电极UE等上。
第一至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一连接线CNL1、第二连接线CNL2、第三连接线CNL3以及导电图案CPP可以设置在第二绝缘层IL2上。
第一至第四数据线DL1、DL2、DL3和DL4可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第六接触孔CH6连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第二源电极SE2。
第一金属层MTL1可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第五接触孔CH5连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第五源电极SE5。此外，第一金属层MTL1可以通过穿过第二绝缘层IL2的第三接触孔CH3和第四接触孔CH4连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的上电极UE。
辅助连接线AUX可以通过穿过第二绝缘层IL2的第八接触孔CH8连接到初始化电力线IPL。此外，辅助连接线AUX可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第九接触孔CH9连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第七漏电极DE7。
第一连接线CNL1可以通过按顺序穿过第一绝缘层IL1和第二绝缘层IL2的第一接触孔CH1连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第一栅电极GE1。此外，第一连接线CNL1可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第二接触孔CH2连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第三漏电极DE3和第四漏电极DE4中的每个。
第二连接线CNL2可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第七接触孔CH7连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第六漏电极DE6和第七源电极SE7中的每个。
第三连接线CNL3可以与位于第一子区域s1_PXA2中的第一金属层MTL1一体地设置以连接到第一金属层MTL1。
导电图案CPP可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第十三接触孔CH13连接到第八有源图案ACT8。此外，导电图案CPP可以与位于第二子区域s2_PXA2中的第一金属层MTL1一体地设置以连接到第一金属层MTL1。
第三连接线CNL3可以与导电图案CPP一体地设置以连接到导电图案CPP。
第三绝缘层IL3可以在基底SUB上设置在数据线DL1、DL2、DL3和DL4等上。
桥接图案BRP和第二金属层MTL2可以设置在第三绝缘层IL3上。
桥接图案BRP可以通过穿过第三绝缘层IL3的第十接触孔CH10连接到第二连接线CNL2。
第二金属层MTL2可以通过第十二接触孔CH12连接到第一金属层MTL1。
保护层PSV可以在基底SUB上设置在桥接图案BRP等上。
第一电极AD可以设置在保护层PSV上。
第一电极AD可以通过穿过保护层PSV的第十一接触孔CH11连接到桥接图案BRP。第一电极AD可以通过桥接图案BRP和第二连接线CNL2连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第六漏电极DE6和第七源电极SE7中的每个。
限定第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个的发光区域的像素限定层PDL可以设置在其上设置有第一电极AD等的基底SUB上。像素限定层PDL可以包括有机绝缘材料。例如，像素限定层PDL可以包括聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚芳基醚(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷类树脂和硅烷类树脂中的至少一种。
发射层EML可以设置在第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个的发光区域中并且被像素限定层PDL围绕，第二电极CD可以设置发射层EML上。
发射层EML可以位于第一电极AD的暴露的表面上。发射层EML可以具有至少包括光产生层(LGL)的多层薄膜结构。例如，发射层EML可以包括用于注入空穴的空穴注入层(HIL)、具有优异的空穴传输性能的空穴传输层(HTL)(HTL用于通过抑制在LGL中未结合的电子的运动来增大空穴和电子复合的机会，LGL用于通过注入的电子和注入的空穴的复合来发光)、用于抑制在LGL中未结合的空穴的运动的空穴阻挡层(HBL)、将电子顺利地传输到LGL的电子传输层(ETL)以及用于注入电子的电子注入层(EIL)。
LGL中产生的光的颜色可以是红色、绿色、蓝色和白色中的一种，但是本实施例不限于此。例如，发射层EML的LGL中产生的光的颜色也可以是品红色、青色和黄色中的一种。
HIL、HTL、HBL、ETL和EIL可以是在相邻的发光区域中连接的公共层。
覆盖第二电极CD的封装层SLM可以设置在第二电极CD之上。封装层SLM可以减小或防止氧和湿气渗入到有机发光器件OLED中。封装层SLM可以包括无机层。该无机层可以包括从由氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钛、氧化锆和氧化锡组成的组中选择的至少一种。
图12至图17是针对每层示意性示出图10中所示的第二像素、虚设部分和第一电极的布局图。
首先，参照图10和图12，第一有源图案ACT1至第八有源图案ACT8可以设置在基底(见图11的SUB)上。第一有源图案ACT1至第八有源图案ACT8可以设置在同一层中，并且可以通过同一工艺形成。
第一有源图案ACT1的一端可以连接到第一源电极SE1，第一有源图案ACT1的另一端可以连接到第一漏电极DE1。第二有源图案ACT2的一端可以连接到第二源电极SE2，第二有源图案ACT2的另一端可以连接到第二漏电极DE2。第三有源图案ACT3的一端可以连接到第三源电极SE3，第三有源图案ACT3的另一端可以连接到第三漏电极DE3。第四有源图案ACT4的一端可以连接到第四源电极SE4，第四有源图案ACT4的另一端可以连接到第四漏电极DE4。第五有源图案ACT5的一端可以连接到第五源电极SE5，第五有源图案ACT5的另一端可以连接到第五漏电极DE5。第六有源图案ACT6的一端可以连接到第六源电极SE6，第六有源图案ACT6的另一端可以连接到第六漏电极DE6。第七有源图案ACT7的一端可以连接到第七源电极SE7，第七有源图案ACT7的另一端可以连接到第七漏电极DE7。
参照图10和图13，第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、下电极LE以及第一至第三延伸线ELP1、ELP2和ELP3可以分别设置在第一有源图案ACT1至第八有源图案ACT8上，并且栅极绝缘层(见图11的GI)插置在它们与第一有源图案ACT1至第八有源图案ACT8之间。第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、下电极LE以及第一至第三延伸线ELP1、ELP2和ELP3可以设置在同一层中，并且可以通过同一工艺形成。
这里，第二扫描线S2i-1、S2i和S2i+1可以包括第(i-1)条第二扫描线S2i-1、第i条第二扫描线S2i和第(i+1)条第二扫描线S2i+1。第四栅电极GE4可以设置于第(i-1)条第二扫描线S2i-1，第二栅电极GE2和第三栅电极GE3可以设置于第i条第二扫描线S2i，第七栅电极GE7可以设置于第(i+1)条第二扫描线S2i+1。
第一栅电极GE1可以设置于下电极LE。第五栅电极GE5和第六栅电极GE6可以设置于第二发射控制线E2i。
第一至第三延伸线ELP1、ELP2和ELP3可以是从第二扫描线S2i-1、S2i和S2i+1以及第二发射控制线E2i之中的至少三条线分别延伸的线。
参照图10和图14，初始化电力线IPL和上电极UE可以设置在第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、下电极LE以及第一至第三延伸线ELP1、ELP2和ELP3上，并且第一绝缘层(见图11的IL1)插置在它们与第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、下电极LE以及第一至第三延伸线ELP1、ELP2和ELP3之间。初始化电力线IPL和上电极UE可以设置在同一层中，并且可以通过同一工艺形成。
参照图10和图15，第一至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一至第三连接线CNL1、CNL2和CNL3以及导电图案CPP可以设置在初始化电力线IPL和上电极UE上，并且第二绝缘层(见图11的IL2)插置在它们与初始化电力线IPL和上电极UE之间。
第一至第四数据线DL1、DL2、DL3和DL4中的每条可以通过第六接触孔CH6连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的各第二源电极SE2。
第一金属层MTL1可以通过第三接触孔CH3和第四接触孔CH4而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的上电极UE。此外，第一金属层MTL1可以通过第五接触孔CH5而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第五源电极SE5。
辅助连接线AUX可以连接到初始化电力线IPL。此外，辅助连接线AUX可以通过第九接触孔CH9而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第七漏电极DE7。
第一连接线CNL1可以通过第一接触孔CH1而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第一栅电极GE1。此外，第一连接线CNL1可以通过第二接触孔CH2而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第三漏电极DE3和第四漏电极DE4中的每个。
第二连接线CNL2可以通过第七接触孔CH7而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第六漏电极DE6和第七源电极SE7中的每个。
第三连接线CNL3可以与位于第一子区域s1_PXA2中的第一金属层MTL1一体地设置以连接到第一子区域s1_PXA2中的第一金属层MTL1。
导电图案CPP可以通过第十三接触孔CH13而连接到第八有源图案ACT8。此外，导电图案CPP可以与位于第二子区域s2_PXA2中的第一金属层MTL1一体地设置以连接到第二子区域s2_PXA2中的第一金属层MTL1。
参照图10和图16，桥接图案BRP和第二金属层MTL2可以设置在第一数据线至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一连接线至第三连接线CNL1、CNL2和CNL3以及导电图案CPP上，并且第三绝缘层(见图11的IL3)插置于它们与第一数据线至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一连接线至第三连接线CNL1、CNL2和CNL3以及导电图案CPP之间。
桥接图案BRP可以通过第十接触孔CH10而连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第二连接线CNL2。
第二金属层MTL2可以通过第十二接触孔CH12而连接到第一金属层MTL1。
参照图10和图17，第一电极AD可以设置在桥接图案BRP和第二金属层MTL2上，并且保护层(见图11的PSV)插置在第一电极AD与桥接图案BRP和第二金属层MTL2之间。
第一电极AD可以通过第十一接触孔CH11连接到桥接图案BRP。
图18作为与图8A的区域P2对应的平面图示出根据本公开的另一实施例的显示装置的一部分。图19是沿图18的线IV-IV'截取的剖视图。在图18和图19中，将主要描述与上述实施例的不同之处以避免赘述。在本公开的其它实施例中没有具体描述的部分遵循上述实施例。另外，相同的附图标记表示相同的组件，相似的附图标记表示相似的组件。
参照图1、图8A、图18和图19，根据本公开的实施例的显示装置可以包括基底SUB、布线单元以及第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3。
基底SUB可以包括其中设置有第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3的第二像素区域PXA2以及设置在第二像素区域PXA2外围处的第二外围区域PPA2。虚设部分DMP可以位于第二外围区域PPA2中。这里，第二像素区域PXA2可以包括与虚设部分DMP对应的第二子区域s2_PXA2和不与虚设部分DMP对应的第一子区域s1_PXA2。
布线单元可以包括向第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个提供信号的第二扫描线S2i-1、S2i和S2i+1、第一至第四数据线DL1、DL2、DL3和DL4、第二发射控制线E2i、第一至第四电力线PL1、PL2、PL3和PL4以及初始化电力线IPL。
第一至第四电力线PL1、PL2、PL3和PL4中的每条可以设置为包括第一金属层MTL1和位于第一金属层MTL1上的第二金属层MTL2的双层。这里，第二金属层MTL2可以通过穿过第三绝缘层IL3的第十二接触孔CH12连接到第一金属层MTL1。
第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3可以包括与第二扫描线S2i-1、S2i和S2i+1以及第一数据线DL1连接的第k个第二像素PXL2_k、与第二扫描线S2i-1、S2i和S2i+1以及第二数据线DL2连接的第(k+1)个第二像素PXL2_k+1、与第二扫描线S2i-1、S2i和S2i+1以及第三数据线DL3连接的第(k+2)个第二像素PXL2_k+2、与第二扫描线S2i-1、S2i和S2i+1以及第四数据线DL4连接的第(k+3)个第二像素PXL2_k+3。
第k个第二像素PXL_k、第(k+1)个第二像素PXL2_k+1、第(k+2)个第二像素PXL2_k+2和第(k+3)个第二像素PXL2_k+3中的每个可以包括有机发光器件OLED、第一晶体管T1至第七晶体管T7以及存储电容器Cst。
虚设部分DMP和第三连接线CNL3可以设置在第二外围区域PPA2中。
虚设部分DMP用于补偿各像素区域PXA之间在负载值上的差异，并且可以包括第八有源图案ACT8、延伸线ELP1、ELP2和ELP3以及导电图案CPP。
当在平面上看时，导电图案CPP可以与第八有源图案ACT8以及延伸线ELP1、ELP2和ELP3叠置。导电图案CPP可以通过第十三接触孔CH13连接到第八有源图案ACT8。
导电图案CPP可以与连接到第二子区域s2_PXA2的第三电力线PL3和第四电力线PL4中的每个的第一金属层MTL1一体地设置。因此，导电图案CPP可以连接到第三电力线PL3和第四电力线PL4。因此，施加到第三电力线PL3和第四电力线PL4的第一电源(见图3的ELVDD)可以施加到导电图案CPP。
第三连接线CNL3可以设置为包括第三金属层MTL3和设置在第三金属层MTL3上的第四金属层MTL4的双层。这里，第三金属层MTL3可以仅位于第二外围区域PPA2的与第一子区域s1_PXA2对应的部分中，而第四金属层MTL4可以位于整个第二外围区域PPA2中。然而，本公开不限于此。例如，第四金属层MTL4可以仅位于第二外围区域PPA2的一部分中以对应于第三金属层MTL3。
第三金属层MTL3可以电连接到与第k个第二像素PXL2_k连接的第一电力线PL1，并且可以电连接到与第(k+1)个第二像素PXL2_k+1连接的第二电力线PL2。第三金属层MTL3可以与第一电力线PL1的第一金属层MTL1和第二电力线PL2的第一金属层MTL1一体地设置。此外，第三金属层MTL3可以与导电图案CPP一体地设置。因此，施加到导电图案CPP的第一电源(见图3的ELVDD)也可以施加到第三金属层MTL3。
第四金属层MTL4可以通过穿过第三绝缘层IL3的第十四接触孔CH14连接到第三金属层MTL3。因此，施加到第三金属层MTL3的第一电源ELVDD也可以施加到第四金属层MTL4。
当在平面上看时，第三连接线CNL3、导电图案CPP及第一至第四电力线PL1、PL2、PL3和PL4可以彼此电连接以布置为网状形式。因此，如果第一电源ELVDD被施加到第一至第四电力线PL1、PL2、PL3和PL4，则第一电源ELVDD可以基本上均匀地提供给第二像素区域PXA2。因此，第二像素区域PXA2可以在整个区域内实现均匀的亮度。
在下文中，将参照图18和图19沿堆叠顺序来描述根据本公开的实施例的显示装置的结构。
首先，第一有源图案ACT1至第七有源图案ACT7以及第八有源图案ACT8可以设置在基底SUB上。
栅极绝缘层GI可以设置在第一有源图案ACT1至第八有源图案ACT8上。
第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、延伸线ELP1、ELP2和ELP3、第一栅电极GE1至第七栅电极GE7以及存储电容器Cst的下电极LE可以设置在栅极绝缘层GI上。
第一绝缘层IL1可以设置在设置有第二扫描线S2i-1、S2i和S2i+1等的基底SUB上。
存储电容器Cst的上电极UE以及初始化电力线IPL可以设置在第一绝缘层IL1上。上电极UE可以覆盖下电极LE。上电极UE与下电极LE一起可以构成其间插置有第一绝缘层IL1的存储电容器Cst。
第二绝缘层IL2可以设置在设置有上电极UE等的基底SUB上。
第一至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一连接线CNL1、第二连接线CNL2、第三金属层MTL3以及导电图案CPP可以设置在第二绝缘层IL2上。
第三绝缘层IL3可以设置在设置有第一至第四数据线DL1、DL2、DL3和DL4等的基底SUB上。
第二金属层MTL2、第四金属层MTL4和桥接图案BRP可以设置在第三绝缘层IL3上。
桥接图案BRP可以通过穿过第三绝缘层IL3的第十接触孔CH10连接到第二连接线CNL2。
保护层PSV可以设置在设置有第二金属层MTL2等的基底SUB上。
第一电极AD可以设置在保护层PSV上。
第一电极AD可以通过穿过保护层PSV的第十一接触孔CH11连接到桥接图案BRP。第一电极AD可以通过桥接图案BRP和第二连接线CNL2连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第六漏电极DE6和第七源电极SE7中的每个。
限定第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个第二像素的发光区域的像素限定层PDL可以设置在其上设置有第一电极AD的基底SUB上。
发射层EML可以设置在第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个的发光区域中，并且被像素限定层PDL围绕，第二电极CD可以设置发射层EML上。
覆盖第二电极CD的封装层SLM可以设置在第二电极CD之上。
图20作为与图8A的区域P2对应的平面图示出根据本公开的又一实施例的显示装置的一部分。图21是沿图20的线V-V'截取的剖视图。在图20和图21中，将主要描述与上述实施例的不同之处以避免赘述。在本公开的所述又一实施例中没有具体描述的部分遵循上述实施例。另外，相同的附图标记表示相同的组件，并且相似的附图标记表示相似的组件。
参照图1、图8A、图20和图21，根据本公开的实施例的显示装置可以包括基底SUB、布线单元以及第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3。
基底SUB可以包括其中设置有第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3的第二像素区域PXA2以及设置在第二像素区域PXA2外围处的第二外围区域PPA2。虚设部分DMP可以位于第二外围区域PPA2中。这里，第二像素区域PXA2可以包括与虚设部分DMP对应的第二子区域s2_PXA2和不与虚设部分DMP对应的第一子区域s1_PXA2。
布线单元可以包括向第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个提供信号的第二扫描线S2i-1、S2i和S2i+1、第一至第四数据线DL1、DL2、DL3和DL4、第二发射控制线E2i、第一至第四电力线PL1、PL2、PL3和PL4以及初始化电力线IPL。
第一至第四电力线PL1、PL2、PL3和PL4中的每条可以设置为包括第一金属层MTL1和位于第一金属层MTL1上的第二金属层MTL2的双层。这里，第二金属层MTL2可以通过穿过第三绝缘层IL3的第十二接触孔CH12连接到第一金属层MTL1。
第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3可以包括与第二扫描线S2i-1、S2i和S2i+1以及第一数据线DL1连接的第k个第二像素PXL2_k、与第二扫描线S2i-1、S2i和S2i+1以及第二数据线DL2连接的第(k+1)个第二像素PXL2_k+1、与第二扫描线S2i-1、S2i和S2i+1以及第三数据线DL3连接的第(k+2)个第二像素PXL2_k+2、与第二扫描线S2i-1、S2i和S2i+1以及第四数据线DL4连接的第(k+3)个第二像素PXL2_k+3。
第k个第二像素PXL_k、第(k+1)个第二像素PXL2_k+1、第(k+2)个第二像素PXL2_k+2和第(k+3)个第二像素PXL2_k+3中的每个可以包括有机发光器件OLED、第一晶体管T1至第七晶体管T7以及存储电容器Cst。
虚设部分DMP和第三连接线CNL3可以设置在第二外围区域PPA2中。
虚设部分DMP用于补偿各像素区域PXA之间在负载值上的差异，并且可以包括第八有源图案ACT8、延伸线ELP1、ELP2和ELP3以及导电图案CPP。
当在平面上看时，导电图案CPP可以与第八有源图案ACT8以及延伸线ELP1、ELP2和ELP3叠置。导电图案CPP可以通过第十三接触孔CH13连接到第八有源图案ACT8。
导电图案CPP可以与连接到第二子区域s2_PXA2的第三电力线PL3和第四电力线PL4中的每个的第一金属层MTL1一体地设置。因此，导电图案CPP可以连接到第三电力线PL3和第四电力线PL4。因此，施加到第三电力线PL3和第四电力线PL4的第一电源(见图3的ELVDD)可以施加到导电图案CPP。在这种情况下，导电图案CPP可以与第一电源线ELVDD一体地设置以电连接到第一电源线ELVDD。
第三连接线CNL3可以位于第二外围区域PPA2中，并且当在平面上看时可以位于虚设部分DMP上。具体地，第三连接线CNL3在第一子区域s1_PXA2中不与虚设部分DMP叠置，并且可以在第二子区域s2_PXA2中与虚设部分DMP叠置。
第三连接线CNL3可以与位于第一子区域s1_PXA2中的第一电力线PL1和第二电力线PL2中的每个的第二金属层MTL2一体设置。因此，第三连接线CNL3可以电连接到第一电力线PL1和第二电力线PL2。此外，第三连接线CNL3可以通过穿过第三绝缘层IL3的第十五接触孔CH15电连接到导电图案CPP。因此，施加到导电图案CPP的第一电源(见图3的ELVDD)也可以施加到第三连接线CNL3。
当在平面上看时，第三连接线CNL3、导电图案CPP及第一至第四电力线PL1、PL2、PL3和PL4可以彼此电连接以布置为网状形式。因此，如果第一电源ELVDD施加到第一至第四电力线PL1、PL2、PL3和PL4，则第一电源ELVDD可以均匀地提供到第二像素区域PXA2。因此，第二像素区域PXA2可以在整个区域内实现均匀的亮度。
在本公开的实施例中，为了便于描述，示出了第十五接触孔CH15不与第十三接触孔CH13叠置的情况，但是本公开不限于此。例如，第十五接触孔CH15可以设置在第三绝缘层IL3中，以在平面上看时与第十三接触孔CH13叠置。
在下文中，将参照图20和图21沿堆叠顺序来描述根据本公开的实施例的显示装置的结构。
首先，第一有源图案ACT1至第七有源图案ACT7以及第八有源图案ACT8可以设置在基底SUB上。第一有源图案ACT1至第八有源图案ACT8可以由半导体材料形成。
栅极绝缘层GI可以设置在第一有源图案ACT1至第八有源图案ACT8上。
第二扫描线S2i-1、S2i和S2i+1、第二发射控制线E2i、延伸线ELP1、ELP2和ELP3、第一栅电极GE1至第七栅电极GE7以及存储电容器Cst的下电极LE可以设置在栅极绝缘层GI上。
第一绝缘层IL1可以设置在设置有第二扫描线S2i-1、S2i和S2i+1等的基底SUB上。
存储电容器Cst的上电极UE以及初始化电力线IPL可以设置在第一绝缘层IL1上。上电极UE可以覆盖下电极LE。上电极UE与下电极LE一起可以构成其间插置有第一绝缘层IL1的存储电容器Cst。
第二绝缘层IL2可以设置在设置有上电极UE等的基底SUB上。
第一至第四数据线DL1、DL2、DL3和DL4、第一金属层MTL1、辅助连接线AUX、第一连接线CNL1、第二连接线CNL2以及导电图案CPP可以设置在第二绝缘层IL2上。这里，导电图案CPP可以通过按顺序穿过栅极绝缘层GI、第一绝缘层IL1和第二绝缘层IL2的第十三接触孔CH13连接到第八有源图案ACT8。
第三绝缘层IL3可以设置在设置有第一至第四数据线DL1、DL2、DL3和DL4等的基底SUB上。
桥接图案BRP、第二金属层MTL2和第三连接线CNL3可以设置在第三绝缘层IL3上。
桥接图案BRP可以通过穿过第三绝缘层IL3的第十接触孔CH10连接到第二连接线CNL2。第二金属层MTL2可以通过穿过第三绝缘层IL3的第十二接触孔CH12连接到第一金属层MTL1。第三连接线CNL3可以通过穿过第三绝缘层IL3的第十五接触孔CH15连接到导电图案CPP。
保护层PSV可以设置在设置有第二金属层MTL2等的基底SUB上。
第一电极AD可以设置在保护层PSV上。
第一电极AD可以通过穿过保护层PSV的第十一接触孔CH11连接到桥接图案BRP。第一电极AD可以通过桥接图案BRP和第二连接线CNL2最终连接到对应的第二像素PXL2_k、PXL2_k+1、PXL2_k+2或PXL2_k+3的第六漏电极DE6和第七源电极SE7中的每个。
限定第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个第二像素的发光区域的像素限定层PDL可以设置在其上设置有第一电极AD的基底SUB上。
发射层EML可以设置在第二像素PXL2_k、PXL2_k+1、PXL2_k+2和PXL2_k+3中的每个的发光区域中，并且被像素限定层PDL围绕，第二电极CD可以设置发射层EML上。
覆盖第二电极CD的封装层SLM可以设置在第二电极CD上。
根据本公开的实施例的显示装置可以应用在各种电子装置中。例如，所述显示装置可用应于电视机、笔记本计算机、蜂窝电话、智能电话、智能平板、PMP、PDA、导航仪、诸如智能手表等的各种可穿戴装置等。
如上所述，根据本公开，所述显示装置具有面积不同的两个或更多个区域，并且在各个区域中的亮度可以是均匀的。
这里已经公开了示例实施例，虽然采用了特定术语，但是仅以普遍性和描述性的含义而非出于限制的目的来使用和理解它们。在某些情况下，自本申请提交之时起对于本领域的普通技术人员而言将明显的是，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (29)

1.一种显示装置，所述显示装置包括：
基底，包括第一像素区域、第二像素区域和外围区域，所述第二像素区域具有比所述第一像素区域的面积小的面积并连接到所述第一像素区域，所述外围区域至少部分地围绕所述第一像素区域和所述第二像素区域；
第一像素，位于所述第一像素区域中；
第二像素，位于所述第二像素区域中；
第一布线，连接到所述第一像素；
第二布线，连接到所述第二像素；
延伸线，连接到所述第一布线和所述第二布线中的任一条并延伸到所述外围区域；
虚设部分，位于所述外围区域中，与所述延伸线叠置，并用于补偿所述第一布线的负载值和所述第二布线的负载值之间的差；
电力线，连接到所述第一像素区域和所述第二像素区域；以及
连接线，位于所述外围区域中，连接到所述虚设部分，并电连接到所述第二像素区域的一部分，
其中，所述第二像素区域包括与所述连接线连接的第一子像素区域以及与所述第一子像素区域分离的第二子像素区域。
2.根据权利要求1所述的显示装置，其中，所述虚设部分包括：
虚设有源图案，位于所述基底上；
第一绝缘层，位于所述虚设有源图案上，并限定使所述虚设有源图案的一部分暴露的第一接触孔；
所述延伸线，位于所述第一绝缘层上；以及
导电图案，位于所述延伸线上且第二绝缘层置于所述导电图案和所述延伸线之间，所述导电图案通过所述第一接触孔连接到所述虚设有源图案，并电连接到所述连接线。
3.根据权利要求2所述的显示装置，其中，所述导电图案和所述连接线位于同一层中。
4.根据权利要求2所述的显示装置，其中，所述虚设部分不对应于所述第一子像素区域，而对应于所述第二子像素区域。
5.根据权利要求4所述的显示装置，其中，所述第一子像素区域和所述第二子像素区域具有不同的形状。
6.根据权利要求2所述的显示装置，其中，固定的电压施加到所述电力线，其中，与所述固定的电压具有相同电平的电压施加到所述导电图案和所述连接线。
7.根据权利要求2所述的显示装置，其中，所述电力线包括：
第一金属层，与所述导电图案和所述连接线位于同一层中；
第二金属层，位于所述第一金属层上；以及
层间绝缘层，位于所述第一金属层和所述第二金属层之间，并限定第二接触孔，经所述第二接触孔暴露所述第一金属层的一部分，
其中，所述第二金属层通过所述第二接触孔电连接到所述第一金属层。
8.根据权利要求7所述的显示装置，其中，所述连接线包括：
第三金属层，与所述导电图案一体地设置；
第四金属层，位于所述第三金属层上；以及
所述层间绝缘层，位于所述第三金属层和所述第四金属层之间，并限定第三接触孔，经所述第三接触孔暴露所述第三金属层的一部分，
其中，所述第四金属层通过所述第三接触孔电连接到所述第三金属层。
9.根据权利要求7所述的显示装置，其中，所述连接线位于所述导电图案上，并通过穿过所述层间绝缘层的第四接触孔电连接到所述导电图案。
10.根据权利要求2所述的显示装置，其中，所述外围区域包括：
第一外围区域，位于所述第一像素区域的外围处；
第二外围区域，位于所述第二像素区域的外围处；以及
附加外围区域，与所述第一像素区域和所述第二外围区域相邻。
11.根据权利要求10所述的显示装置，其中，所述虚设部分位于所述第二外围区域中。
12.根据权利要求11所述的显示装置，其中，所述虚设部分通过所述连接线电连接到所述第一子像素区域。
13.根据权利要求2所述的显示装置，其中，所述第一布线在所述基底上沿第一方向延伸，并向所述第一像素提供扫描信号，并且
其中，所述第二布线沿所述第一方向向所述第二像素提供扫描信号。
14.根据权利要求13所述的显示装置，其中，所述第二布线延伸到所述外围区域并连接到所述延伸线。
15.根据权利要求14所述的显示装置，其中，所述延伸线与所述第二布线一体地设置。
16.根据权利要求13所述的显示装置，其中，所述第一布线的长度比所述第二布线的长度大。
17.根据权利要求13所述的显示装置，其中，所述显示装置还包括与所述第一像素连接的第一发射控制线以及与所述第二像素连接的第二发射控制线。
18.根据权利要求17所述的显示装置，其中，所述第二发射控制线延伸到所述外围区域并连接到所述延伸线。
19.根据权利要求13所述的显示装置，所述显示装置还包括与所述电力线分隔开并沿与所述第一方向相交的第二方向延伸的数据线。
20.根据权利要求19所述的显示装置，其中，所述第二像素包括与所述第二布线、所述数据线和所述电力线连接的晶体管，所述晶体管包括：
有源图案，位于所述基底上；
栅电极，位于所述有源图案上，且栅极绝缘层插置在所述栅电极和所述有源图案之间；以及
源电极和漏电极，均连接到所述有源图案。
21.根据权利要求20所述的显示装置，所述显示装置还包括与所述晶体管连接的发光器件，并且所述发光器件包括：
第一电极，连接到所述晶体管；
发射层，位于所述第一电极上；以及
第二电极，位于所述发射层上。
22.根据权利要求2所述的显示装置，所述显示装置还包括：
电源线，在所述外围区域中，与所述导电图案一体地形成，并至少部分地围绕所述连接线的边缘。
23.根据权利要求22所述的显示装置，其中，所述连接线具有与所述电源线对应的形状。
24.根据权利要求23所述的显示装置，其中，所述连接线在与所述第一子像素区域的一部分对应的所述外围区域中具有倾斜的倾斜形状。
25.根据权利要求23所述的显示装置，其中，所述连接线在与所述第一子像素区域的一部分对应的所述外围区域中具有弯曲的弯曲形状。
26.根据权利要求23所述的显示装置，其中，所述连接线在与所述第一子像素区域的一部分对应的所述外围区域中具有包括台阶式部分的台阶形状。
27.根据权利要求1所述的显示装置，其中，所述基底还包括：
第三像素区域，与所述第二像素区域间隔开，并且连接到所述第一像素区域；以及
第三外围区域，至少部分地围绕所述第三像素区域。
28.根据权利要求27所述的显示装置，其中，所述虚设部分位于所述第三外围区域中。
29.根据权利要求28所述的显示装置，所述显示装置还包括：
第三像素，设置在所述第三像素区域中；以及
第三布线，用于向所述第三像素提供扫描信号，并连接到所述延伸线。
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