CN108461448A - 半导体元件的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 238000002347 injection Methods 0.000 claims abstract description 7
- 239000007924 injection Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 47
- 230000005669 field effect Effects 0.000 claims description 31
- 229910044991 metal oxide Inorganic materials 0.000 claims description 29
- 150000004706 metal oxides Chemical class 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000005304 joining Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
Abstract
本发明公开一种半导体元件的制造方法，包括以下步骤。在基底上分别形成第一应力层与第二应力层。在第一应力层与第二应力层上形成缓冲层。对基底进行注入制作工艺，以于第一应力层与第二应力层的下方的基底中形成预切割面。进行接合处理，以将载板接合至缓冲层上。进行热处理，使得基底的一部分自预切割面分离。在基底的另一部分的预切割面上进行前段制作工艺。
Description
技术领域
本发明涉及一种集成电路的制造方法，且特别是涉及一种半导体元件的制造方法。
背景技术
在半导体元件的发展过程中，常通过缩小元件的尺寸(亦即栅极宽度与通道长度)，以达到高速操作和低耗电量的功效。然而，由于目前缩小元件尺寸的技术遭受到制作工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。
因此，目前业界提出一种控制应变(strain)的方式，来增加元件效能的方法，以克服元件微型化的极限。所述控制应变的方式是指在半导体元件中形成应力层，使得此元件的通道区产生应变来改变硅(Si)晶格的间距，以增加载流子(其包括电子或空穴)的迁移率(mobility)，进而提升元件的驱动电流。具体来说，在平面内(in-plane)方向上，N型晶体管需要拉伸应力(tensile stress)以增加电子的迁移率；P型晶体管则需具有压缩应力(compressive stress)以增加空穴的迁移率。
发明内容
本发明提供一种半导体元件的制造方法，其可选择性地在不同导电型的晶体管区域中形成所需的应力层，以增加载流子的迁移率，进而提升元件的驱动电流。
一种半导体元件的制造方法，包括以下步骤。在基底上分别形成第一应力层与第二应力层。在第一应力层与第二应力层上形成缓冲层。对基底进行注入制作工艺，以于第一应力层与第二应力层的下方的基底中形成预切割面。进行接合处理，以将载板接合至缓冲层上。进行热处理，使得基底的一部分自预切割面分离。在基底的另一部分的预切割面上进行前段制作工艺。
在本发明的一实施例中，在基底上形成第一应力层与第二应力层的步骤如下。在基底上形成第一应力材料层。移除部分第一应力材料层，以暴露出基底的表面。在基底上形成第二应力材料层。进行平坦化制作工艺，使得第一应力层与第二应力层位于同一水平面。
在本发明的一实施例中，在上述基底上形成第一应力材料层之后，还包括形成对准标记(alignment mark)于基底与第一应力材料层中。
在本发明的一实施例中，在基底的另一部分的预切割面上进行前段制作工艺之前，还包括于基底的另一部分中形成至少一隔离结构。至少一隔离结构的形成方法如下。移除对准标记周围的基底与第一应力材料层，以形成至少一沟槽。在至少一沟槽中填入隔离材料层。
在本发明的一实施例中，上述的第一应力层包括压缩应力层或是拉伸应力层。
在本发明的一实施例中，上述的第一应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。
在本发明的一实施例中，上述的第二应力层包括压缩应力层或是拉伸应力层。
在本发明的一实施例中，上述的第二应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。
在本发明的一实施例中，上述的缓冲层包括氧化硅、氮氧化硅、氮化硅、其他绝缘材料或其组合。
在本发明的一实施例中，上述的注入制作工艺所注入的元素包括氢、氦或其组合。
在本发明的一实施例中，上述的前段制作工艺的步骤如下。在第一应力层上形成第一金属氧化物半导体(MOS)场效晶体管。第一金属氧化物半导体场效晶体管包括第一栅极以及第一栅极相对两侧的第一源极与第一漏极。在第二应力层上形成第二金属氧化物半导体场效晶体管。第二金属氧化物半导体场效晶体管包括第二栅极以及第二栅极相对两侧的第二源极与第二漏极。
在本发明的一实施例中，上述的第一金属氧化物半导体场效晶体管与该第二金属氧化物半导体场效晶体管为互补式金属氧化物半导体(CMOS)场效晶体管。
在本发明的一实施例中，上述的第一应力层与该第二应力层相邻。
基于上述，本发明在基底上分别形成第一应力层与第二应力层。接着，对基底进行智能切割制作工艺(Smart Cut Process)与平坦化制作工艺(如CMP等制作工艺)，以薄化基底。之后，在第一应力层与第二应力层上进行前段制作工艺，以分别形成第一金属氧化物半导体场效晶体管与第二金属氧化物半导体场效晶体管。也就是说，本发明结合绝缘体上有硅(SOI)的结构与选择性应变的技术。因此，本发明不仅可选择性地在不同导电型的晶体管区域中形成所需的应力层，以增加载流子的迁移率，进而提升元件的驱动电流；还可减少闩锁效应(Latch-up)，并降低寄生电容。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1H为本发明一实施例的一种半导体元件的制造流程的剖面示意图。
符号说明
10：对准标记
20：预切割面
25：注入制作工艺
30：绝缘体上有硅(SOI)结构
30a：顶面
100：基底
100a：第一部分
100b：第二部分
102：第一应力材料层
102a、102b：第一应力层
104：光致抗蚀剂图案
106：第二应力材料层
106a：第二应力层
108：缓冲层
200：载板
200a：第一表面
200b：第二表面
201：隔离结构
110：第一金属氧化物半导体场效晶体管
112：第一阱区
114：第一源极
116：第一漏极
118：第一栅极
118a：第一栅介电层
118b：第一栅电极
119：第一间隙壁
120：第二金属氧化物半导体场效晶体管
122：第二阱区
124：第二源极
126：第二漏极
128：第二栅极
128a：第二栅介电层
128b：第二栅电极
129：第二间隙壁
具体实施方式
在以下的实施例中，当第一应力层为拉伸应力层，第二应力层为压缩应力层；当第一应力层为压缩应力层，第二应力层为拉伸应力层。在本实施例中，是以第一应力层为拉伸应力层，第二应力层为压缩应力层为例来说明，但本发明并不以此为限。
另外，附图中的层与区域的厚度会为了清楚起见而放大。相同或相似之参考号码表示相同或相似之元件，以下段落将不再一一赘述。
此外，为了易于描述附图中所绘示的一个构件或特征与另一组件或特征的关系，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及类似术语的空间相对术语。除了附图中所绘示的定向之外，所述空间相对术语意欲涵盖元件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。
图1A至图1H为本发明一实施例的一种半导体元件的制造流程的剖面示意图。
请参照图1A，首先，提供基底100。在一些实施例中，基底100是由硅或其他半导体材料制成的。另外，基底100也可包括其它元素半导体材料，例如锗、砷化镓或其它合适的半导体材料。此外，在替代实施例中，基底100亦可由例如硅锗、碳化硅锗、磷砷化镓或磷铟化镓的合金半导体所制成。
接着，在基底100上形成第一应力材料层102。在一些实施例中，第一应力材料层102的材料可例如是氧化硅、氮化硅、氮氧化硅或其组合，其厚度可例如是10nm至1000nm。第一应力材料层102的形成方法包括化学气相沉积(CVD)制作工艺，其可例如是等离子体化学气相沉积(PECVD)制作工艺。PECVD制作工艺可通过改变沉积的参数条件(recipe)来控制所形成的材料层的应力状态。详细地说，改变沉积的参数条件可例如是改变反应气体(例如SiH4、N2、He、NH3或其组合)的气体流量、压力、射频(Radio Frequency，RF)功率、基底温度等参数条件，以控制所形成的材料层为拉伸应力层或是压缩应力层。在本实施例中，第一应力材料层102可以是拉伸氮化硅层，其拉伸应力可介于100MPa至3000MPa之间。另外，虽然图1A中所绘示的第一应力材料层102的顶面为平面，但本发明不以此为限。
之后，在基底100与第一应力材料层102中形成对准标记(alignment mark)10，以进行后续叠对(overlay)对准。具体来说，对准标记10可以是一沟槽，其自第一应力材料层102的顶面延伸至基底100中。在一些实施例中，从上视角度来看，对准标记10的形状可以是十字型、方框型、线型或其组合。在替代实施例中，对准标记10可位于基底100的切割道(scribe lines)上，以进行后续层与基底100的对准，其也可称为零层对准。
请参照图1A与图1B，在第一应力材料层102上形成光致抗蚀剂图案104。所述光致抗蚀剂图案104暴露出部分第一应力材料层102的顶面，其用以定义后续形成的第二应力层106a(如图1D所示)的区域。接着，以光致抗蚀剂图案104为掩模，移除部分第一应力材料层102，以暴露出基底100的部分表面。然后，移除光致抗蚀剂图案104。
请参照图1B与图1C，移除光致抗蚀剂图案104之后，在基底100上形成第二应力材料层106。第二应力材料层106覆盖第一材料层102a与基底100的所述部分表面。在一些实施例中，第二应力材料层106的材料可例如是氧化硅、氮化硅、氮氧化硅或其组合，其厚度可例如是10nm至1000nm。第二应力材料层106的形成方法包括化学气相沉积(CVD)制作工艺，其可例如是等离子体化学气相沉积(PECVD)制作工艺。在本实施例中，第二应力材料层106可以是压缩氮化硅层，其压缩应力可介于100MPa至3000MPa之间。另外，虽然图1C中所绘示的第二应力材料层106的顶面为平面，但本发明不以此为限。
请参照图1C与图1D，进行平坦化制作工艺，移除部分第一应力材料层102a与部分第二应力材料层106，使得第一应力层102b与第二应力层106a位于同一水平面(the samelevel)。如图1D所示，此时，第一应力层102b与第二应力层106a相邻，且第一应力层102b的顶面与第二应力层106a的顶面共平面，以利进行后续层的沉积。在一实施例中，所述平坦化制作工艺可例如是化学机械研磨(CMP)制作工艺。之后，在第一应力层102b与第二应力层106a上形成缓冲层108。在一些实施例中，缓冲层108的材料包括氧化硅、氮氧化硅、氮化硅、其他绝缘材料或其组合，其厚度可例如是50nm至1000nm。缓冲层108的形成方法包括化学气相沉积制作工艺、热氧化制作工艺或其组合。另外，虽然图1A至图1D中是先形成第一应力层102b之后，再形成第二应力层106a。但本发明不以此为限，在其他实施例中，亦可先形成第二应力层106a之后，再形成第一应力层102b。
请参照图1E与图1F，进行智能切割制作工艺，以薄化基底100。详细地说，首先，对基底100进行注入制作工艺25，以于第一应力层102b与第二应力层106a的下方的基底100中形成预切割面20。预切割面20将基底100分成第一部分100a与位于第一部分100a上的第二部分100b。在一些实施例中，注入制作工艺25所注入的元素包括氢、氦或其组合。接着，进行接合处理，以将载板200接合至缓冲层108上。此时，载板200的第一表面200a朝上；相对于第一表面200a的第二表面200b朝下。在一些实施例中，所述接合处理的温度可介于200℃至350℃。在一些实施例中，载板200可以是半导体晶片或玻璃基板。在接合处理之后，基底100的第一部分100a与第二部分100b仍接合在一起，而未分离。
请参照图1F与图1G，进行热处理，使得基底100的第一部分100a自预切割面20分离，以薄化基底100。也就是说，基底100的第一部分100a与第二部分100b分离，以形成绝缘体上有硅(SOI)结构30。在一些实施例中，所述热处理包括快速热退火(Rapid ThermalAnnealing，RTA)处理，其温度可介于400℃至500℃。在替代实施例中，所述热处理的温度可大于所述接合处理的温度。之后，将SOI结构30上下翻转，使得载板200的第二表面200b朝上；且载板200的第一表面200a朝下。但本发明不以此为限，在其他实施例中，亦可先上下翻转之后，在进行所述热处理，以分离基底100的第一部分100a与第二部分100b。
值得说明的是，所述智能切割制作工艺是指将注入制作工艺25的元素或离子注入在基底100内部(亦即预切割面20处)。当制作工艺温度达到预定温度(亦即所述热处理的温度)，被注入的元素或离子会在预切割面20处形成微气泡层，以分离基底100的第一部分100a与第二部分100b。另外，载板200的第二表面200b与缓冲层108接合在一起，以形成SOI结构30。在此情况下，第一部分100a与第二部分100b的分离面30a即为SOI结构30的顶面。对SOI结构30的顶面进行平坦化处理后，则可在SOI结构30的顶面30a上形成各种半导体元件。在所述SOI结构30上所形成的半导体元件具有调整载流子(如电子或空穴)的迁移率(mobility)、减少闩锁效应以及降低寄生电容的功效。
在一些实施例中，分离第一部分100a与第二部分100b之后，亦可对第二部分100b进行平坦化制作工艺，以更加薄化SOI结构30的厚度。此时，所述第二部分100b的厚度可介于5nm至100nm之间。
请参照图1G与图1H，上下翻转SOI结构30之后，可形成多个隔离结构201，以区隔出后续形成的第一金属氧化物半导体场效晶体管110的区域与第二金属氧化物半导体场效晶体管120的区域。详细地说，隔离结构201之一者位于第一应力层102b与第二应力层106a之间。隔离结构201之另一者则是替代原本对准标记10的位置，其形成步骤如下。首先，移除对准标记10周围的基底100的第二部分100b与第一应力层102b，以形成一沟槽(未绘示)。之后，在所述沟槽中填入隔离材料层。在一些实施例中，隔离结构201可以是浅沟槽隔离结构(STI)。在一些实施例中，隔离结构201的底面可低于缓冲层108的底面。但本发明不以此为限，在其他实施例中，隔离结构201的底面亦可介于第一应力层102b(或第二应力层106a)的顶面与底面之间。
请继续参照图1G与图1H，在载体200的第二表面200b上或是SOI结构30的顶面30a上进行前段制作工艺。具体来说，可在第一应力层102b上形成第一金属氧化物半导体场效晶体管110，并在第二应力层106a上形成第二金属氧化物半导体场效晶体管120。在一实施例中，第一金属氧化物半导体场效晶体管110与第二金属氧化物半导体场效晶体管120为互补式金属氧化物半导体(CMOS)场效晶体管。
在本实施例中，第一金属氧化物半导体场效晶体管110可以是N型金属氧化物半导体场效晶体管110，以下简称为N型晶体管110。N型晶体管110包括第一阱区112、第一源极114、第一漏极116、第一栅极118以及第一间隙壁119。第一阱区112位于第一应力层102b上的第二部分100b(如图1G所示)中。在本实施例中，第一阱区112可以是P型阱区，其所注入的掺质可例如是硼或铟(In)，掺杂的浓度可例如是1×1016/cm3至1×1019/cm3。由于第一应力层102b为拉伸氮化硅层，其可增加其上的第一阱区112或通道区的拉伸应力，进而增加电子的迁移率。第一源极114与第一漏极116分别位于第一阱区112的两侧。在本实施例中，第一源极114与第一漏极116所注入的掺质可例如是磷、砷或锑(Sb)；第一源极114的掺杂的浓度可例如是1×1020/cm3至1×1022/cm3；第一漏极116的掺杂的浓度可例如是1×1020/cm3至1×1022/cm3。第一栅极118位于第一阱区112上。详细地说，第一栅极118包括第一栅介电层118a，与其上的第一栅电极118b。第一间隙壁119覆盖第一栅极118的侧壁。
在本实施例中，第二金属氧化物半导体场效晶体管120可以是P型金属氧化物半导体场效晶体管120，以下简称为P型晶体管120。P型晶体管120包括第二阱区122、第二源极124、第二漏极126、第二栅极128以及第二间隙壁129。第二阱区122位于第二应力层106a上的第二部分100b(如图1G所示)中。在本实施例中，第二阱区122可以是N型阱区，其所注入的掺质可例如是磷、砷或锑(Sb)，掺杂的浓度可例如是1×1016/cm3至1×1019/cm3。由于第二应力层106a为压缩氮化硅层，其可增加其上的第二阱区122或通道区的压缩应力，进而增加空穴的迁移率。第二源极124与第二漏极126分别位于第二阱区122的两侧。在本实施例中，第二源极124与第二漏极126所注入的掺质可例如是硼或铟(In)；第二源极124的掺杂的浓度可例如是1×1020/cm3至1×1022/cm3；第二漏极126的掺杂的浓度可例如是1×1020/cm3至1×1022/cm3。第二栅极128位于第二阱区122上。详细地说，第二栅极128包括第二栅介电层128a，与其上的第二栅电极128b。第二间隙壁129覆盖第二栅极128的侧壁。
值得注意的是，虽然图1H仅绘示出一个N型晶体管110与一个P型晶体管120，但本发明不以此为限。在其他实施例中，亦可包括多个N型晶体管与多个P型晶体管。N型晶体管与P型晶体管的数量与配置可依设计者的需求而调整。换言之，只要是依照本发明之半导体元件的制造方法，其结合SOI结构与智能切割制作工艺，以形成一个或更多个晶体管的方法即为本发明的范畴。
此外，虽然上述半导体元件的制造方法中是先形成N型晶体管110之后，再形成P型晶体管120，但本发明不以此为限。换言之，亦可先形成P型晶体管120之后，再形成N型晶体管110。在替代实施例中，N型晶体管110与P型晶体管120的一些制作工艺也可同时进行，例如第一栅介电层118a与第二栅介电层128a的制作工艺、第一栅电极118b与第二栅电极128b的制作工艺以及第一间隙壁119与第二间隙壁129的制作工艺等。
综上所述，本发明在基底上分别形成第一应力层与第二应力层。接着，对基底进行智能切割制作工艺与平坦化制作工艺(如CMP等制作工艺)，以薄化基底。之后，在第一应力层与第二应力层上进行前段制作工艺，以分别形成第一金属氧化物半导体场效晶体管与第二金属氧化物半导体场效晶体管。也就是说，本发明结合SOI的结构与选择性应变的技术。因此，本发明不仅可选择性地在不同导电型的晶体管区域中形成所需的应力层，以增加载流子的迁移率，进而提升元件的驱动电流；还可减少闩锁效应，并降低寄生电容。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (14)
1.一种半导体元件的制造方法，包括：
在一基底上分别形成一第一应力层与一第二应力层；
在该第一应力层与该第二应力层上形成一缓冲层；
对该基底进行一注入制作工艺，以于该第一应力层与该第二应力层的下方的该基底中形成一预切割面；
进行一接合处理，以将一载板接合至该缓冲层上；
进行一热处理，使得该基底的一部分自该预切割面分离；以及
在该基底的另一部分的该预切割面上进行一前段制作工艺。
2.如权利要求1所述的半导体元件的制造方法，其中于该基底上形成该第一应力层与该第二应力层的步骤包括：
在该基底上形成一第一应力材料层；
移除部分该第一应力材料层，以暴露出该基底的表面；
在该基底上形成一第二应力材料层；以及
进行一平坦化制作工艺，使得该第一应力层与该第二应力层位于同一水平面。
3.如权利要求2所述的半导体元件的制造方法，在该基底上形成该第一应力材料层之后，还包括形成一对准标记于该基底与该第一应力材料层中。
4.如权利要求3所述的半导体元件的制造方法，在该基底的该另一部分的该预切割面上进行该前段制作工艺之前，还包括于该基底的该另一部分中形成至少一隔离结构，其中该至少一隔离结构的形成方法包括：
移除该对准标记周围的该基底与该第一应力材料层，以形成至少一沟槽；以及
在该至少一沟槽中填入一隔离材料层。
5.如权利要求1所述的半导体元件的制造方法，其中该第一应力层包括压缩应力层或是拉伸应力层。
6.如权利要求1所述的半导体元件的制造方法，其中该第一应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。
7.如权利要求1所述的半导体元件的制造方法，其中该第二应力层包括压缩应力层或是拉伸应力层。
8.如权利要求1所述的半导体元件的制造方法，其中该第二应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。
9.如权利要求1所述的半导体元件的制造方法，其中该缓冲层包括氧化硅、氮氧化硅、氮化硅、其他绝缘材料或其组合。
10.如权利要求1所述的半导体元件的制造方法，其中该接合处理的温度低于该热处理的温度。
11.如权利要求1所述的半导体元件的制造方法，其中该注入制作工艺所注入的元素包括氢、氦或其组合。
12.如权利要求1所述的半导体元件的制造方法，其中该前段制作工艺包括：
在该第一应力层上形成一第一金属氧化物半导体场效晶体管，该第一金属氧化物半导体场效晶体管包括一第一栅极以及该第一栅极相对两侧的一第一源极与一第一漏极；以及
在该第二应力层上形成一第二金属氧化物半导体场效晶体管，该第二金属氧化物半导体场效晶体管包括一第二栅极以及该第二栅极相对两侧的一第二源极与一第二漏极。
13.如权利要求12所述的半导体元件的制造方法，其中该第一金属氧化物半导体场效晶体管与该第二金属氧化物半导体场效晶体管为互补式金属氧化物半导体场效晶体管。
14.如权利要求12所述的半导体元件的制造方法，其中该第一应力层与该第二应力层相邻。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106105321A TWI622169B (zh) | 2017-02-17 | 2017-02-17 | 半導體元件的製造方法 |
| TW106105321 | 2017-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108461448A true CN108461448A (zh) | 2018-08-28 |
| CN108461448B CN108461448B (zh) | 2021-05-25 |
Family
ID=62640027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710127453.4A Active CN108461448B (zh) | 2017-02-17 | 2017-03-06 | 半导体元件的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108461448B (zh) |
| TW (1) | TWI622169B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2017
- 2017-02-17 TW TW106105321A patent/TWI622169B/zh active
- 2017-03-06 CN CN201710127453.4A patent/CN108461448B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI622169B (zh) | 2018-04-21 |
| TW201832360A (zh) | 2018-09-01 |
| CN108461448B (zh) | 2021-05-25 |
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