CN108449558A - 一种基于dsp的ccd电路驱动方法 - Google Patents

Abstract

本发明公开了一种基于DSP的CCD电路驱动方法，包括，确定CCD的基本驱动时序信息，确定其与GPIO端口之间的端口对应关系；根据端口对应关系构建CCD驱动硬件电路，明确硬件电路的输入、输出和控制端口；根据基本驱动时序信息确定每个输入端口的触发顺序和/或设计延时长度，获得CCD的设计驱动时序；确定CCD输出信号的采集位置，驱动CCD；采集硬件电路的输出信号并处理，根据处理结果优化采集位置和/或设计驱动时序。本发明技术方案的方法，针对现有技术中采用CPLD或者EEPROM来驱动CCD电路时的所存在的不足，直接通过将端口控制信息载入DSP以改变端口输出状态来驱动CCD，简化了电路结构，减少了硬件电路的功耗。

Description

一种基于DSP的CCD电路驱动方法

技术领域

本发明属于硬件驱动领域，具体涉及一种基于DSP的CCD电路驱动方法。

背景技术

CCD是使用一种高感光度的半导体材料集成，它能够根据照射在其面上的光线产生相应的电荷信号，在通过模数转换器芯片转换成“0”或“1”的数字信号，这种数字信号经过压缩和程序排列后，可由闪速存储器或硬盘卡保存即收光信号转换成计算机能识别的电子图像信号，可对被测物体进行准确的测量、分析。其具有自扫描、感受波谱范围宽、畸变小、体积小、重量轻、系统噪声低、功耗小、寿命长、可靠性高等—系列优点，并可做成集成度非常高的组合件。近些年，由于新型半导体材料得不断涌现和器件微细化技术的日趋完善，CCD器件及其应用技术的研究取得了惊人的进展，特别是在图像传感和非接触测量领域的发展更为迅速。事实上，CCD应用技术已经成为集光学、电子学、精密机械与计算机技术为一体的综合性技术，在现代光子学，光电检测技术和现代测试技术领域中成果颇丰。

在可编程逻辑器件的发展过程中，采用CPLD(Complex Programmable LogicDevice复杂可编程逻辑器件)或者EEPROM(Electrically Erasable Programmable readonly memory带电可擦可编程只读存储器)来驱动CCD是现有技术中的主流方法。其中，CPLD这种方法具有集成度高、功耗低、速度快、抗干扰性强及硬件电路易于编程实现等特点，非常适合CCD驱动电路的设计。然而，这种方法必须要使用CPLD来进行驱动CCD，不仅会增加硬件的成本，还会提高硬件电路实际的功率功耗。

而在使用EEPROM驱动CCD时，其硬件结构几乎不需要变化，只需按CCD的典型驱动波形图，将EPROM输出数据与CCD信号相对应，以及将波形转化成数据即可，设计起来十分简单。而设计的系统性能稳定，可以进行程序擦除，再开发。但是，采用这种方法的器件要正常工作的话还需要地址发生器，而根据实践中分析的结果，要保存一个周期的驱动波形型号需要14K或以上存储量，相应的地址信号也需要14位或更多。设计这么多位的同步计数器又增加了设计工作量，电路板面积也随之增加。除此之外，使用EEPROM驱动CCD还存在一个问题，即存储的数据不能再修改。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于DSP的CCD电路驱动方法，至少可以部分解决上述问题。本发明技术方案的方法，针对现有技术中采用CPLD或者EEPROM来驱动CCD电路时的所存在的不足，直接通过将端口控制信息载入DSP以控制改变端口输出状态来驱动CCD，简化了电路结构，减少了硬件电路的功耗。

为实现上述目的，按照本发明的一个方面，提供了一种基于DSP的CCD电路驱动方法，其特征在于，包括

S1确定CCD的基本驱动时序信息，确定其与GPIO端口之间的端口对应关系；所述基本驱动时序信息包括驱动端口和每个端口对应的目标延时长度；

S2根据端口对应关系构建CCD驱动硬件电路，明确硬件电路的输入、输出和控制端口；所述硬件电路优选通过高低电平转换实现CCD的驱动；

S3根据基本驱动时序信息确定每个输入端口的触发顺序和/或设计延时长度，获得CCD的设计驱动时序；确定CCD输出信号的采集位置；

S4按照CCD的设计驱动时序依次控制硬件电路端口的高低电平变化及其对应的延时长度以驱动CCD；

S5采集硬件电路的输出信号并处理，根据处理结果判断CCD的设计驱动时序是否满足基本驱动时序信息的要求，若不符合则更改输出信号的采集位置和/或设计驱动时序，进入步骤S4。

作为本发明技术方案的一个优选，步骤S5优选包括，

S51通过CCD的地址线，获取CCD的模拟输出信号，将模拟输出信号转化为数字输出信号，获取输出电压值；

S52根据输出电压值判断当前CCD的设计驱动时序是否符合基本驱动时序信息的要求；若不符合进入步骤S54；

S53根据当前CCD的输出电压值和基本驱动时序信息，修改硬件电路各个输入端口的触发顺序和/或延时长度，更新CCD的输出信号的采集位置；进入步骤S4。

作为本发明技术方案的一个优选，步骤S51中优选包括，

S511利用模/数转换器对CCD的模拟输出信号进行采集，获取二进制形式的CCD数字输出信号；

S512利用数字信号处理器将二进制形式的CCD数字输出信号转换为十进制形式CCD数字输出信号；

S513根据十进制形式的CCD数字输出信号，计算获得CCD的输出电压值。

作为本发明技术方案的一个优选，根据数字信号处理器的主频可以确定其数字信号处理器的单位延时长度，所述设计延时长度优选为所述单位延时长度的整数倍。

作为本发明技术方案的一个优选，步骤S5优选包括，

S51’采用高精度示波器对测量硬件电路端口的进行检测，获取每个端口因高低电平转换造成的硬件延时长度；

S52’比较获得目标延时长度与硬件延时长度之间的差值，根据差值对设计延时长度进行调整，以使每个端口的实际延时长度与目标延时长度之间差值最小；

S53’更新设计驱动时序，进入步骤S4。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：

1)本发明技术方案的方法，由于采用了将端口控制信息载入DSP以控制端口的方式来实现GPIO对应端口的高低电平转换和延时来驱动CCD正常工作的技术方案，由于这种驱动方式没有使用额外器件CPLD，可以减少硬件电路中器件的个数，减少硬件电路整体器件的开销和功耗，也可以相应减少硬件电路整体结构的大小。

2)本发明技术方案的方法，由于采用载有端口控制信息的DSP来对硬件电路驱动CCD的过程进行调节，其中，对于驱动CCD硬件电路的端口控制信息，可以根据CCD实际采集情况来对端口控制信息进行调节，使其控制时序能够满足CCD驱动电路的要求，然后将修改后的端口控制信息重新载入到DSP中，从而使得本发明技术方案的驱动方法具有良好的可调节性。

3)本发明技术方案的方法，由于通过设计DSP中的端口控制信息直接驱动CCD，没有采用其他硬件电路，从而使得本发明技术方案的驱动方法限制相对减少，利用本方法可以驱动的CCD型号更加多样化，适应性强，对于不同型号的CCD，其只需要对端口控制信息和硬件电路进行少量修改，即可实现驱动，节约了成本。

附图说明

图1是本发明技术方案的实施例中TCD1501D的硬件驱动电路图1；

图2是本发明技术方案的实施例中TCD1501D的硬件驱动电路图2；

图3是本发明技术方案的实施例中TCD1501D的端口控制流程图；

图4是本发明技术方案的实施例中TCD1501D的驱动信号图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。下面结合具体实施方式对本发明进一步详细说明。

本实施例中的基于DSP的CCD电路驱动方法，其采用通过DSP载入端口控制信息控制端口的方法，控制CCD驱动的硬件电路端口按照驱动时序工作；DSP对采集获得的CCD信号进行解算后，对信号采集的位置进行进一步地优化；同时，根据所使用的DSP的主频，可以确定CCD驱动电路的时间单位(即单位延时长度)，硬件电路的端口延时长度优选以DSP所确定的单位延时长度作为时间单位。

简单来说，本实施例的方法主要包括以下步骤：

步骤1：确定CCD型号和驱动时序要求；即确定CCD的基本驱动时序信息。

具体来说，本实施例中，步骤S1中确定了CCD的型号，就可以确定CCD的驱动时序和硬件电路连接等要求，为接下来设计CCD的驱动硬件电路设计和时序设计打下基础。对于CCD来说，了解其型号就是为了确定其端口驱动时序和硬件电路的连接要求。也就是说，对于一个确定型号的CCD来说，其端口驱动时序和连接要求都是确定的。本实施例中采用的CCD型号为TCD1501D，其具体是需要求可以在制造商处获得。

步骤2：根据CCD的电气要求来设计硬件电路；将CCD与GPIO(General PurposeInput Output，总线扩展器)的端口对应起来，构建出CCD驱动的硬件电路。如图1、图2所示。

对于通用的GPIO来说，不同型号的CCD对应的端口是有所差异的，其硬件电路的连接要求也有所差异。本实施例中，优选通过该型号的CCD电气要求来设计实际硬件电路，采用常规电路设计方法，明确输入、输出信号和控制端口。其中输入端口直接关联到驱动时序的控制，可以通过控制端口的高低电平转换和延时来达到CCD驱动时序的实现。本实施例中，针对型号为TCD1501D的CCD来说，需要确定CCD的驱动端口1O、2O、1E、2E、1B、2B、RS、CP、SP、SH对应的GPIO端口，其中1O、1E、1B、对应GPIO20，2O、2E、2B对应GPIO21，RS、CP、SP、SH分别对应GPIO22，GPIO23，GPIO24，GPIO27。其中SH为转移脉冲信号，RS为复位信号，CP为钳位信号，SP为采样保持信号。

步骤3：根据CCD驱动时序要求来设计各路驱动时序，确定硬件电路中各个端口的设计驱动时序，包括每个端口的延时先后顺序以及延时时间的长度。

通过步骤1可以得到驱动CCD的基本时序要求，这样可以确定各路时序信号之间的先后顺序和延时特性，在此要求之上可以设计出适合DSP端口控制信息实现和采集精度要求的时序。

由于硬件电路中的各端口延时的单位能够达到纳秒级别，为了达到相对精确的控制，本实施例中优选采用asm(“RPT#N||NOP”)来进行延时，由于DSP28335中使用的主频是150MHZ，一次asm(“nop”)的延时是6.67ns,asm(“RPT#N||NOP”)则延时了(N-1)*6.67ns，通过这种方法可以实现纳秒级别的延时。

例如，在本实施例中，根据图2和图3，可以确定各形成具体时序各端口之间的延时关系，通过asm(“RPT#N||NOP”)延时方法来确定N的值，无法直接相等的函数得到的延时值优选做四舍五入处理取整数，最后设计驱动时序中的设计延时长度优选为一个asm(“RPT#N||NOP”)单位延时长度的整数倍。具体来说，asm(“RPT#N||NOP”)单位延时长度与选用的DSP的主频相关，例如，DSP的主频为f，则单位延时长度T＝1/f。

也就是说，通过步骤1可以得到驱动CCD的基本时序要求，这样可以确定各路时序信号之间的先后顺序和延时特性，在此要求之上可以设计出适合端口控制信息实现和采集精度要求的时序。并进一步根据这个时序要求(端口的先后顺序和延时长度)设计CCD驱动硬件电路的驱动端口控制信息，并将其写入到DSP中，以驱动CCD工作。

本实施例中优选设置初始端口高低电平如下：

GpioDataRegs.GPACLEAR.bit.GPIO27＝1；//SH信号低电平

GpioDataRegs.GPACLEAR.bit.GPIO20＝1；//1B、1E低电平

GpioDataRegs.GPACLEAR.bit.GPIO21＝1；//2B、2E低电平

GpioDataRegs.GPASET.bit.GPIO22＝1；//RS高电平

GpioDataRegs.GPASET.bit.GPIO23＝1；//CP高电平

GpioDataRegs.GPASET.bit.GPIO24＝1；//SP高电平

asm(“RPT#74||NOP”)//延时500ns

GpioDataRegs.GPASET.bit.GPIO21＝1；//2B、2E低电平

asm(“RPT#36||NOP”)//延时250ns

GpioDataRegs.GPASET.bit.GPIO20＝1；//1B、1E高电平

GpioDataRegs.GPASET.bit.GPIO27＝1；//SH信号高电平

asm(“RPT#149||NOP”)//延时1000ns

GpioDataRegs.GPACLEAR.bit.GPIO27＝1；//SH信号低电平

asm(“RPT#36||NOP”)//延时250ns

GpioDataRegs.GPACLEAR.bit.GPIO20＝1；//1B、1E低电平

步骤4：确定CCD输出信号采集方式和信号采集位置；根据驱动时序驱动CCD工作并输出信号。

本实施例中优选采用ADS804E型号外部ADC来采集信号，ADS804E型号AD有12路转换通道。通过AD采集原理，12路高低电平中，高电平为1，低电平为0，例如1000，0000，0000转换为10进制为2048，满信号为1111，1111，1111，转换为10进制为4095，转换后的值为V*2048/4095。其中V为输入的视频信号电压值。

一般来说，提取数据有3种方式:1,直接通过提取12路信号端口各路信号，高电平为1，低电平为0，再综合起来进行计算；2，直接一次性提取12路信号线高低电平进行计算；3，通过地址线读取信号，再进行计算。这三种方法，方法一需要多次单独读取12路端口信号，如果为高电平，对应的寄存器GpioDataRegs.GPADAT.bit.GPIOX＝1，否则为0，其中X为对应的端口号，但这种方法对DSP的资源消耗很大，且一次读取信号量过多，因此会存造成一定的读取信号延迟，不建议使用；方法二占用DSP资源较方法一的少一些，但读取的12路信号是反向的，若读取的信号是100100011000，则实际信号是000110001001，数据处理起较为复杂，也不建议使用；方法三占用DSP资源较少，且数据的读取和处理较为简单，本实施例中采用的是方法3。具体来说，CCD的直接输出信号是模拟信号，而AD设备采集获得的是二进制的数字信号，DSP在此基础上进一步将二进制的数字信号转换为十进制的数字信号，本实施例中优选再进一步计算获得CCD的输出电压。

本实施例中，在确定初始信号采集位置时，一般设置在采样保持信号的信号保持范围之内。

步骤5：通过检测CCD输出的信号来对设计时序进行调整和优化，包括对硬件电路的结构进行优化、对设计驱动时序进行优化。如图4所示为理想情况下产生的信号，其中忽略了高低电平转换、运行环境等情况造成的延时影响。

作本实施例中，优选通过实际检测信号值来检测采集位置的正确性和稳定性。具体来说，通过实际检测信号值，对硬件电路进行调整，以使得CCD的输出信号符合要求。在一个具体的实施例中，其所使用的CCD有5076个像素，但实际有用的只有其中5000个。光照射到CCD上之前要先经过光路处理，最后只有一部分相对强的光照在CCD上，因而只有几个像素点光信号最强。而最强的几个像素点最好在这5000个像素中，这些像素点周围像素光强依次减弱，采集的信号也会减弱，如果光路不变，多次采集后的5000多个像素每个像素的光强应该改动不大，这样整体计算后才会确定采集的光信号才会改变不大，才能确定这套设备采集信号比较稳定。进一步地，对于采样位置来说，一般会对整套设备进行零位标定，假如设备的光路旋转0.5度，那么CCD上采集的最强光强的位置也会发生改变。如果采样位置不准确，那么即使根据设备光路的旋转角度对最强光强的位置进行了修正，其计算结果也很可能与实际的数据有很大出入。此时CCD的输出信号显然是不符合稳定性和准确性的要求的。

进一步地，在利用端口控制信息对硬件电路的端口及其延时长度进行控制的时候，需要根据测量结果对硬件电路的端口控制信息进行进一步的调试。这是由于通过GPIO口的高低电平转换和延时来实现驱动CCD方法中，会在实际GPIO端口高低电平转换时造成一定的延时，因此这部分延时需要进行检测，以便对已设定的延时时间进行调整。本实施例中，优选使用高精度示波器对运行中器件的对应端口进行检测，再调节asm(“RPT#N||NOP”)中N的数值来进行微调来实现。

例如，假设CCD中某一端口的目标延时长度是100ns，但是在该端口对应的GPIO端口在进行高低电平转换的时候，会额外产生50ns的延时，那么在设计延时长度为100ns的时候，由于高低电平转换会额外带来50ns的延时，最后该端口实际的延时就是150ns。因此，需要利用高精度示波器对端口延时进行检测，利用端口延时对设计延时长度进行调整。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于DSP的CCD电路驱动方法，其特征在于，包括

S1确定CCD的基本驱动时序信息，确定其与GPIO端口之间的端口对应关系；所述基本驱动时序信息包括驱动端口和每个端口对应的目标延时长度；

S2根据端口对应关系构建CCD驱动硬件电路，明确硬件电路的输入、输出和控制端口；所述硬件电路优选通过高低电平转换实现CCD的驱动；

S3根据基本驱动时序信息确定每个输入端口的触发顺序和/或设计延时长度，获得CCD的设计驱动时序；确定CCD输出信号的采集位置；

S4按照CCD的设计驱动时序依次控制硬件电路端口的高低电平变化及其对应的延时长度以驱动CCD；

S5采集硬件电路的输出信号并处理，根据处理结果判断CCD的设计驱动时序是否满足基本驱动时序信息的要求，若不符合则更改输出信号的采集位置和/或设计驱动时序，进入步骤S4。

2.根据权利要求1所述的基于DSP的CCD电路驱动方法，其中，所述步骤S5优选包括，

S51通过CCD的地址线，获取CCD的模拟输出信号，将模拟输出信号转化为数字输出信号，获取输出电压值；

S52根据输出电压值判断当前CCD的设计驱动时序是否符合基本驱动时序信息的要求；若不符合进入步骤S54；

S53根据当前CCD的输出电压值和基本驱动时序信息，修改硬件电路各个输入端口的触发顺序和/或延时长度，更新CCD的输出信号的采集位置；进入步骤S4。

3.根据权利要求1或2所述的基于DSP的CCD电路驱动方法，其中，步骤S51中优选包括，

S511利用模/数转换器对CCD的模拟输出信号进行采集，获取二进制形式的CCD数字输出信号；

S512利用数字信号处理器将二进制形式的CCD数字输出信号转换为十进制形式CCD数字输出信号；

S513根据十进制形式的CCD数字输出信号，计算获得CCD的输出电压值。

4.根据权利要求3所述的基于DSP的CCD电路驱动方法，其中，根据数字信号处理器的主频可以确定其数字信号处理器的单位延时长度，所述设计延时长度优选为所述单位延时长度的整数倍。

5.根据权利要求1或2所述的基于DSP的CCD电路驱动方法，其中，所述步骤S5优选包括，

S51’采用高精度示波器对测量硬件电路端口的进行检测，获取每个端口因高低电平转换造成的硬件延时长度；

S52’比较获得目标延时长度与硬件延时长度之间的差值，根据差值对设计延时长度进行调整，以使每个端口的实际延时长度与目标延时长度之间差值最小；

S53’更新设计驱动时序，进入步骤S4。