CN108416176A - 一种dram控制器的抗干扰方法和电路及芯片 - Google Patents

Abstract

本发明涉及一种DRAM控制器的抗干扰方法和电路及芯片。所述方法，通过利用DQS时间窗口信号，将DQS信号中位于所述时间窗口段以外的毛刺滤除掉，从而得出更准确的DQS信号，提高了DRAM控制器的抗干扰的性能。所述抗干扰电路和芯片，除了可以滤除DQS信号的毛刺外，还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。

Description

一种DRAM控制器的抗干扰方法和电路及芯片

技术领域

本发明涉及数字电路领域，具体涉及一种DRAM控制器的抗干扰方法和电路及芯片。

背景技术

现有的处理器或者SOC（System on Chip，简称片上系统），或多或少都会受限于访存的性能，存储墙问题表现越来越明显。在一个SOC系统中，DRAM（Dynamic Random AccessMemory），即动态随机存取存储器，是最快速的外部存储器，最快的DRAM速度可达1GHz以上。在如此快的速度下，噪声和干扰对于DRAM的影响非常大，很容易导致DRAM读写出错。而DQS（数据选取脉冲）在DRAM与内存控制器之间的通信中，主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。如果DQS自身就存在很多毛刺等干扰，则更容易导致DRAM读写出错。

发明内容

为解决上述问题，本发明提供了一种DRAM控制器的抗干扰方法和电路及芯片，可以减小DQS信号的毛刺干扰，提高DQS信号的准确性，。本发明的具体技术方案如下：

一种DRAM控制器的抗干扰方法，包括如下步骤：所述DRAM控制器检测到DQS信号；所述DRAM控制器生成DQS时间窗口信号，并确定所述DQS时间窗口信号中的时间窗口段；所述DRAM控制器将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号。

进一步地，所述DRAM控制器生成DQS时间窗口信号的步骤，具体包括如下步骤：所述DRAM控制器根据检测到DQS信号边沿的边沿检测时间，确定连续多个所述边沿检测时间的平均值或者中间值作为选择信号；所述DRAM控制器确定不同时序位置的读状态信号；选取与所述选择信号相对应的读状态信号作为DQS时间窗口信号。

进一步地，所述确定所述DQS时间窗口信号中的时间窗口段，具体包括如下步骤：确定突发数量，将脉冲个数为所述突发数量的DQS信号的连续高电平作为所述DQS时间窗口信号中的时间窗口段。

进一步地，在所述确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号的步骤之后，还包括如下步骤：判断所述正常信号的脉冲数量是否与当前突发数量相同，如果是，则确定所述正常信号为有效信号，否则，确定所述正常信号为无效信号。

一种DRAM控制器的抗干扰电路，包括：用于生成DQS时间窗口信号的DQS时间窗口模块，其输入端与DRAM连接，并用于输入DRAM发出的DQS信号，输出端则用于输出DQS时间窗口信号；DQS处理模块，其一个输入端与DRAM连接，并用于输入DQS信号，另一个输入端与所述DQS时间窗口模块连接，并用于输入所述DQS时间窗口模块生成的DQS时间窗口信号；其中，所述DQS处理模块用于将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，并根据分析结果输出控制信号至命令发射模块和读数据采集模块，以控制所述命令发射模块向DRAM重发读命令或者控制所述读数据采集模块进行数据采集并传输至CPU。

进一步地，所述DQS时间窗口模块包括：用于检测DQS边沿信号的DQS边沿检测子模块，其输入端用于接收DQS信号，输出端用于输出检测结果；计数器，其输入端与所述DQS边沿检测子模块的输出端连接，用于对检测结果进行计数，并将计数值输入计数值处理子模块；计数值处理子模块，其输入端连接所述计数器的输出端，输出端则连接至数据选择器的选择信号输入端，用于对所述计数器输入的计数值进行处理，并输出选择信号至所述数据选择器；所述数据选择器，其选择信号输入端与所述计数值处理子模块连接，数据输入端与移位寄存器连接，输出端则作为DQS时间窗口模块的输出端，用于根据所述计数值处理子模块输出的所述选择信号，对应选择所述移位寄存器输出的寄存信号作为DQS时间窗口信号进行输出；所述移位寄存器，其输入端与读状态产生器连接，用于将所述读状态产生器生成的读状态信号进行移位和寄存，并输出至所述数据选择器的数据输入端；所述读状态产生器，用于生成读状态信号，并输出至所述移位寄存器。

进一步地，所述DQS边沿检测子模块为一个DQS边沿检测寄存器，其包括用于接收DQS信号的时钟端，用于接收窗口调整信号的复位端，用于接收高电平的数据端，用于输出检测结果的输出端。

进一步地，所述计数值处理子模块为一个中值处理电路，包括多个计数值寄存器和多个比较器，通过比较器对多个所述计数值寄存器中的计数值进行两两比较，输出中间值。

进一步地，所述DQS处理模块包括：与门，其一个输入端与DRAM连接，用于接收DRAM发出的DQS信号，另一个输入端与所述DQS时间窗口模块的输出端连接，用于接收所述DQS时间窗口信号，输出端则连接至脉冲计数器，用于输出所述DQS信号和所述DQS时间窗口信号相与后的与信号；脉冲计数器，其输入端连接所述与门的输出端，输出端则连接至脉冲比较器的一个输入端，所述脉冲计数器用于将输入的与信号进行脉冲计数，并将计数结果输出至脉冲比较器；脉冲比较器，其一个输入端与所述脉冲计数器的输出端连接，另一个输入端用于接收突发数量的信号，输出端则作为DQS处理模块的输出端，所述脉冲比较器用于比较脉冲计数结果和突发数据，并根据比较结果输出控制信号至命令发射模块和读数据采集模块。

一种芯片，包括集成电路，所述集成电路为以上任意一项所述的DRAM控制器的抗干扰电路。

本发明提供的DRAM控制器的抗干扰方法，通过利用DQS时间窗口信号，将DQS信号中位于所述时间窗口段以外的毛刺或其它杂波滤除掉，从而得出更准确的DQS信号，提高了DRAM控制器的抗干扰的性能。所提供的DRAM控制器的抗干扰电路和芯片，通过DQS时间窗口模块产生DQS时间窗口信号，再通过DQS处理模块将DQS信号中位于所述时间窗口段以外的毛刺或其它杂波滤除掉。此外，所述DQS处理模块还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。所述电路通过DQS时间窗口模块和DQS处理模块对DQS信号进行处理，可以得出准确的DQS信号，提高了DRAM控制器的抗干扰的性能。

附图说明

图1为所述DRAM控制器与CPU和DRAM连接的结构框图。

图2为所述DRAM控制器的抗干扰方法的一实施例的流程图。

图3 为DQS信号与DQS时间窗口信号进行时序对比及分析的示意图一。

图4 为DQS信号与DQS时间窗口信号进行时序对比及分析的示意图二。

图5为本发明所述的DRAM控制器的抗干扰电路的一种实施例的结构框图。

图6为本发明所述的DQS时间窗口模块的一种实施例的结构框图。

图7为边沿检测寄存器的引脚结构示意图。

图8为所述计数值处理子模块的电路结构示意图。

图9为所述DQS处理模块的电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。应当理解，下面所描述的具体实施例仅用于解释本发明，并不用于限定本发明。

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器，是最为常见的系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新一次，如果存储单元没有被刷新，存储的信息就会丢失(比如，关机就会丢失数据)。DRAM是由许多基本存储单元按照行和列地址引脚复用来组成的，其主要的作用原理是利用内存储的多寡来代表一个（bit）是1还是0。DRAM控制器设置于系统核心芯片系统(SoC)中，是计算机系统内部控制内存并且使内存与CPU之间交换数据的重要组成部分。DRAM控制器决定了计算机系统所能使用的最大内存容量、内存BANK数、内存类型和速度、内存颗粒数据深度和数据宽度等等重要参数，也就是说决定了计算机系统的内存性能，从而也对计算机系统的整体性能产生较大影响。如图1所示，DRAM控制器与DRAM连接，用于控制DRAM中内存数据的存取。所述DRAM控制器和CPU可以封装在一个芯片中。

如图2所示的DRAM控制器的抗干扰方法，包括如下步骤：首先，所述DRAM控制器检测到DRAM发出DQS信号, 就像时钟信号一样，DQS信号也是DRAM中的重要功能，主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一组8bit 数据位（DQ）对应一个DQS信号线，它是双向的，在写入时它用来传送由DRAM控制器发来的DQS信号，读取时，则由DRAM芯片生成DQS向DRAM控制器发送，可以认为，它就是数据的同步信号。在接收到DQS信号时，所述DRAM控制器生成DQS时间窗口信号，并确定所述DQS时间窗口信号中的时间窗口段。最后，所述DRAM控制器将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号。如图3所示，第1行是DQS信号，该信号包括DQS的正常信号和外界引入的毛刺信号；第2行是DQS时间窗口信号（即DQS_win信号），其中高电平的一段为所述时间窗口段；第3行是通过DQS_win信号将DQS信号中位于所述时间窗口段以外的信号过滤后的DQS信号，该信号滤除了毛刺的干扰，准确性更高。本实施例所述的方法，通过利用DQS时间窗口信号，将DQS信号中位于所述时间窗口段以外的毛刺或其它杂波滤除掉，从而得出更准确的DQS信号，提高了DRAM控制器的抗干扰的性能。

作为其中一种实施方式，所述DRAM控制器生成DQS时间窗口信号的步骤，具体包括如下步骤：首先，所述DRAM控制器根据检测到DQS信号边沿的边沿检测时间，确定连续多个所述边沿检测时间的平均值或者中间值作为选择信号。接着，所述DRAM控制器确定不同时序位置的读状态信号，比如在一个时钟周期后的读状态信号、在两个时钟周期后的读状态信号、在三个时钟周期后的读状态信号和在四个时钟周期后的读状态信号，等等。最后，选取与所述选择信号相对应的读状态信号作为DQS时间窗口信号，如此可以比较合理地得出与所述DQS信号的边沿对齐的DQS时间窗口信号，即DQS信号和DQS时间窗口信号是同时的，如此才能进行时序对比及分析，才能滤除其它杂波。比如，DRAM控制器检测到DQS信号边沿的边沿检测时间分别为2、3和4（时钟周期），则取这三个数的平均值得到3，或者取这三个数的中间值得到3，然后就可以选择三个时钟周期后的读状态信号作为DQS时间窗口信号，所确定的DQS时间窗口信号与DQS信号是同步的。本实施例所述的方法，通过取多个检测时间的平均值或者中间值，可以比较准确地得出与DQS信号同步的DQS时间窗口信号，有利于后续时序对比及分析。

作为其中一种实施方式，所述确定所述DQS时间窗口信号中的时间窗口段，具体包括如下步骤：首先，基于系统配置，确定突发数量，其中，突发又称Burst，表示一个读命令返回多少个周期的数据。突发数量就是指突发脉冲的个数，是由系统中配置得到的。将脉冲个数为所述突发数量的DQS信号的连续高电平作为所述DQS时间窗口信号中的时间窗口段。如图3所示，突发数量为4，则4个DQS信号所对应的连续高电平（图中DQS_win信号中凸起的部分）即为所述DQS时间窗口信号中的时间窗口段。本实施例所述的方法，以突发数量为参考来确定所述DQS时间窗口信号中的时间窗口段，可以更准确地确定DQS信号中需要过滤毛刺等杂波的范围。

作为其中一种实施方式，在所述确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号的步骤之后，还包括如下步骤：判断所述正常信号的脉冲数量是否与当前突发数量相同，如果是，则确定所述正常信号为有效信号，否则，确定所述正常信号为无效信号。在实际应用中，在滤除了所述时间窗口段以外的毛刺或其它杂波外，还有可能出现以下问题：由于信号干扰或异常等原因，在所述时间窗口段内的DQS信号也会出错。如图4所示，以DDR burst 4读操作为例，在第1行所示的DQS_win信号的时间窗口段内，第2行所示的DQS信号为正常情况（包含4个脉冲），第3行所示的DQS信号为异常情况（少了一个脉冲），第4行所示的DQS信号为异常情况（多了一个脉冲），这两种异常情况都会导致读操作数据错误。为应对这种问题，本实施例将已经滤除毛刺等杂波的DQS的正常信号的脉冲数量与当前的突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，可以进行后续的处理。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，需要重新读取。如此可以进一步防止外部干扰和数据出错。

如图5所示的一种DRAM控制器的抗干扰电路，该电路包括DQS时间窗口模块、DQS处理模块、命令发射模块、读数据采集模块和数据返回模块，所述DQS时间窗口模块、DQS处理模块和读数据采集模块的输入端分别与DRAM的输出端连接，所述读数据采集模块的输出端通过数据返回模块连接至CPU，所述DQS处理模块的输出端分别连接至所述读数据采集模块和命令发射模块，所述命令发射模块的输出端连接至DRAM的输入端。这些模块与CPU一起集成在SOC芯片上。其中，所述DQS时间窗口模块用于生成DQS时间窗口信号，其输入端与DRAM连接，并用于输入DRAM发出的DQS信号，输出端则用于输出DQS时间窗口信号，即DQS_win信号。DQS处理模块的一个输入端与DRAM连接，并用于输入DQS信号，另一个输入端与所述DQS时间窗口模块连接，并用于输入所述DQS时间窗口模块生成的DQS时间窗口信号。所述DQS处理模块用于将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，并根据分析结果输出控制信号至命令发射模块和读数据采集模块，以控制所述命令发射模块向DRAM重发读命令或者控制所述读数据采集模块进行数据采集并传输至CPU。本实施例所述的电路，通过DQS时间窗口模块产生DQS时间窗口信号，再通过DQS处理模块将DQS信号中位于所述时间窗口段以外的毛刺或其它杂波滤除掉。此外，所述DQS处理模块还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据（包括DQS信号和DQ信号）。如下表所示，pulse_ok是一个2bit信号，bit0表征当前获取到的DQS是否符合要求。bit1 表示DQS窗口是否结束。比如，在DDRbusrt4读命令的情况下，检测到4个DQS脉冲，DQS_win时间窗口结束后，pulse_ok状态为2’b11，则读操作完成，且DQS检测通过，pulse_ok信号传输至读数据采集模块。本实施例所述电路通过DQS时间窗口模块和DQS处理模块对DQS信号进行处理，可以得出准确的DQS信号，提高了DRAM控制器的抗干扰的性能。

pulse_ok=2’b00	读操作未完成，且DQS检测fail
		pulse_ok=2’b01	N/A，不存的状态
pulse_ok=2’b10	读操作完成，且DQS检测fail
		pulse_ok=2’b11	读操作完成，且DQS检测pass

作为其中一种实施方式，如图6所示，所述DQS时间窗口模块包括DQS边沿检测子模块、计数器、计数值处理子模块、数据选择器、移位寄存器和读状态产生器。其中，所述DQS边沿检测子模块用于检测DQS边沿信号，其输入端作为DQS时间窗口模块的输入端，用于接收DRAM发出的DQS信号，输出端则用于输出检测结果至计数器。所述计数器的输入端与所述DQS边沿检测子模块的输出端连接，用于对检测结果进行计数，并将计数值输入计数值处理子模块。所述计数值处理子模块的输入端连接所述计数器的输出端，输出端则连接至数据选择器的选择信号输入端。所述计数值处理子模块用于对所述计数器输入的计数值进行处理，并输出选择信号至所述数据选择器。所述数据选择器的选择信号输入端与所述计数值处理子模块连接，数据输入端与移位寄存器连接，输出端则作为DQS时间窗口模块的输出端，用于根据所述计数值处理子模块输出的所述选择信号，对应选择所述移位寄存器输出的寄存信号作为DQS时间窗口信号进行输出。所述移位寄存器，其输入端与读状态产生器连接，用于将所述读状态产生器生成的读状态信号进行移位和寄存，并输出至所述数据选择器的数据输入端。所述读状态产生器，用于生成读状态信号，并输出至所述移位寄存器。举个数据示例进行该模块的工作原理说明：假设，DQS边沿检测子模块检测到DQS信号边沿的边沿检测时间分别为2、1和3（时钟周期），通过计数器的计数得出检测结果为3个数据，再通过计数值处理子模块对这3个数取平均值或者中间值得到2，然后将处理结果2转换为选择信号，发送至数据选择器。所述平均值可以通过除法器得出，所述中间值可以通过比较器进行大小比较得出。与此同时，读状态产生器生成在不同时序位置的读状态信号，在一个时钟周期后的读状态信号、在两个时钟周期后的读状态信号、在三个时钟周期后的读状态信号和在四个时钟周期后的读状态信号，这些读状态信号分别寄存在移位寄存器中。最后，数据选择器基于选择信号，确定移位寄存器中的在两个时钟周期后的读状态信号作为DQS_win信号进行输出。本实施例所述的DQS时间窗口模块，通过取多个检测时间的平均值或者中间值，可以比较准确地得出与DQS信号同步的DQS时间窗口信号，有利于后续时序对比及分析。

作为其中一种实施方式，如图7所示，所述DQS边沿检测子模块为一个DQS边沿检测寄存器，其包括用于接收DQS信号的时钟端，用于接收窗口调整信号（Win_mode）的复位端，用于接收高电平信号（1’b1）的数据端，用于输出检测结果DQS_edge的输出端。在时钟端接收到一个周期的DQS信号时，数据端的高电平信号传输给输出端，并输出至计数器计数一次。复位端接收到窗口调整信号时，输出端则输出低电平。

作为其中一种实施方式，所述计数值处理子模块为一个中值处理电路，包括多个计数值寄存器和多个比较器，通过比较器对多个所述计数值寄存器中的计数值进行两两比较，输出中间值。如图8所示，所述计数值处理子模块包括3个计数值寄存器（A、B和C）和3个比较器，通过比较器P1对数值寄存器A和数值寄存器B中的计数值进行比较，选择数值较小的输出至比较器P3，再通过比较器P2对数值寄存器C和数值寄存器B中的计数值进行比较，选择数值较小的输出至比较器P3，最后通过比较器P3输出数值比较大的数值作为中间值。本实施例所述的中值处理电路不需要进行计算，直接通过数据比较即可得出输出数据，提高了数据处理效率。

作为其中一种实施方式，如图9所示，所述DQS处理模块包括与门、脉冲计数器和脉冲比较器。其中，所述与门的一个输入端与DRAM连接，用于接收DRAM发出的DQS信号（DQS），另一个输入端与所述DQS时间窗口模块的输出端连接，用于接收所述DQS时间窗口信号（DQS_win），输出端则连接至脉冲计数器，用于输出所述DQS信号和所述DQS时间窗口信号相与后的与信号。所述脉冲计数器的输入端连接所述与门的输出端，输出端则连接至脉冲比较器的一个输入端，所述脉冲计数器用于将输入的与信号进行脉冲计数，并将计数结果输出至脉冲比较器。所述脉冲比较器的一个输入端与所述脉冲计数器的输出端连接，另一个输入端用于接收突发数量的Burst信号，输出端则作为DQS处理模块的输出端，所述脉冲比较器用于比较脉冲计数结果和突发数据，并根据比较结果输出控制信号至命令发射模块和读数据采集模块。本实施例所述的DQS处理模块，通过所述与门将DQS信号中位于所述时间窗口段以外的毛刺或其它杂波滤除掉。然后再通过脉冲计数器计算所述时间窗口段内所对应的DQS信号的脉冲数量，最后通过脉冲比较器将所述脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。如此，通过简单的电路结构就可以得出准确的DQS信号，以较低的成本提高了DRAM控制器的抗干扰的性能。

一种芯片，包括集成电路，所述集成电路为上述任一实施例所述的DRAM控制器的抗干扰电路。如图1所示，本实施例所述的芯片，采用内部整合CPU和DRAM控制器，可以有效控制DRAM控制器工作在与CPU核心同样的频率上，而且由于DRAM与CPU之间的数据交换无需经过北桥，可以有效降低传输延迟。

显然，上述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，各个实施例之间的技术方案可以相互结合。此外，如果实施例中出现“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等术语，其指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位或以特定的方位构造和操作，因此不能理解为对本发明的限制。如果实施例中出现“第一”、“第二”、“第三”等术语，是为了便于相关特征的区分，不能理解为指示或暗示其相对重要性、次序的先后或者技术特征的数量。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。这些程序可以存储于计算机可读取存储介质（比如ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质）中。该程序在执行时，执行包括上述各方法实施例的步骤。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种DRAM控制器的抗干扰方法，其特征在于，包括如下步骤：

所述DRAM控制器检测到DQS信号；

所述DRAM控制器生成DQS时间窗口信号，并确定所述DQS时间窗口信号中的时间窗口段；

所述DRAM控制器将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号。

2.根据权利要求1所述的方法，其特征在于，所述DRAM控制器生成DQS时间窗口信号的步骤，具体包括如下步骤：

所述DRAM控制器根据检测到DQS信号边沿的边沿检测时间，确定连续多个所述边沿检测时间的平均值或者中间值作为选择信号；

所述DRAM控制器确定不同时序位置的读状态信号；

选取与所述选择信号相对应的读状态信号作为DQS时间窗口信号。

3.根据权利要求2所述的方法，其特征在于，所述确定所述DQS时间窗口信号中的时间窗口段，具体包括如下步骤：

确定突发数量，将脉冲个数为所述突发数量的DQS信号的连续高电平作为所述DQS时间窗口信号中的时间窗口段。

4.根据权利要求1所述的方法，其特征在于，在所述确定所述DQS信号中与所述时间窗口段所对应的信号为正常信号的步骤之后，还包括如下步骤：

判断所述正常信号的脉冲数量是否与当前突发数量相同，如果是，则确定所述正常信号为有效信号，否则，确定所述正常信号为无效信号。

5.一种DRAM控制器的抗干扰电路，其特征在于，包括：

用于生成DQS时间窗口信号的DQS时间窗口模块，其输入端与DRAM连接，并用于输入DRAM发出的DQS信号，输出端则用于输出DQS时间窗口信号；

DQS处理模块，其一个输入端与DRAM连接，并用于输入DQS信号，另一个输入端与所述DQS时间窗口模块连接，并用于输入所述DQS时间窗口模块生成的DQS时间窗口信号；

其中，所述DQS处理模块用于将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，并根据分析结果输出控制信号至命令发射模块和读数据采集模块，以控制所述命令发射模块向DRAM重发读命令或者控制所述读数据采集模块进行数据采集并传输至CPU。

6.根据权利要求5所述的电路，其特征在于，所述DQS时间窗口模块包括：

用于检测DQS边沿信号的DQS边沿检测子模块，其输入端用于接收DQS信号，输出端用于输出检测结果；

计数器，其输入端与所述DQS边沿检测子模块的输出端连接，用于对检测结果进行计数，并将计数值输入计数值处理子模块；

计数值处理子模块，其输入端连接所述计数器的输出端，输出端则连接至数据选择器的选择信号输入端，用于对所述计数器输入的计数值进行处理，并输出选择信号至所述数据选择器；

所述数据选择器，其选择信号输入端与所述计数值处理子模块连接，数据输入端与移位寄存器连接，输出端则作为DQS时间窗口模块的输出端，用于根据所述计数值处理子模块输出的所述选择信号，对应选择所述移位寄存器输出的寄存信号作为DQS时间窗口信号进行输出；

所述移位寄存器，其输入端与读状态产生器连接，用于将所述读状态产生器生成的读状态信号进行移位和寄存，并输出至所述数据选择器的数据输入端；

所述读状态产生器，用于生成读状态信号，并输出至所述移位寄存器。

7.根据权利要求6所述的电路，其特征在于，所述DQS边沿检测子模块为一个DQS边沿检测寄存器，其包括用于接收DQS信号的时钟端，用于接收窗口调整信号的复位端，用于接收高电平的数据端，用于输出检测结果的输出端。

8.根据权利要求6所述的电路，其特征在于，所述计数值处理子模块为一个中值处理电路，包括多个计数值寄存器和多个比较器，通过比较器对多个所述计数值寄存器中的计数值进行两两比较，输出中间值。

9.根据权利要求5所述的电路，其特征在于，所述DQS处理模块包括：

与门，其一个输入端与DRAM连接，用于接收DRAM发出的DQS信号，另一个输入端与所述DQS时间窗口模块的输出端连接，用于接收所述DQS时间窗口信号，输出端则连接至脉冲计数器，用于输出所述DQS信号和所述DQS时间窗口信号相与后的与信号；

脉冲计数器，其输入端连接所述与门的输出端，输出端则连接至脉冲比较器的一个输入端，所述脉冲计数器用于将输入的与信号进行脉冲计数，并将计数结果输出至脉冲比较器；

脉冲比较器，其一个输入端与所述脉冲计数器的输出端连接，另一个输入端用于接收突发数量的信号，输出端则作为DQS处理模块的输出端，所述脉冲比较器用于比较脉冲计数结果和突发数据，并根据比较结果输出控制信号至命令发射模块和读数据采集模块。

10.一种芯片，包括集成电路，其特征在于，所述集成电路为权利要求5至9中任意一项所述的DRAM控制器的抗干扰电路。