CN108306661B - 射频延迟线 - Google Patents
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Abstract
根据一个实施例，描述了射频延迟线，该射频延迟线包括：包含多个第一电感器的第一导体；包含多个第二电感器的第二导体，其中多个第一电感器中的每个第一电感器对应于多个第二电感器中的相应一个第二电感器；以及多个电感器对，每个电感器对包括第一电感器和对应的第二电感器。对于多个电感器对中的每个电感器对，第一电感器和对应的第二电感器被布置为使得第一电感器的电感器区域与对应的第二电感器的电感器区域重叠。
Description
技术领域
本公开涉及射频延迟线。
背景技术
为了增加蜂窝通信系统中的吞吐量，考虑使用针对无线电传输的毫米(mm)波信号。由于毫米波信号通常比波长较长的无线电信号更容易受到传播损耗的影响，所以考虑使用方向性天线(即，波束形成)，然而这需要多个天线，并且对应地需要多个电路，该多个电路需要处理不同的延迟。期望允许高效实现这样的电路的方法。
发明内容
根据一个实施例，提供了射频延迟线，该射频延迟线包括：包含多个第一电感器的第一导体；包含多个第二电感器的第二导体，其中多个第一电感器中的每个第一电感器对应于多个第二电感器中的相应一个第二电感器；以及多个电感器对，每个电感器对包括第一电感器和对应的第二电感器。对于多个电感器对中的每个电感器对，第一电感器和对应的第二电感器被布置为使得第一电感器的电感器区域与对应的第二电感器的电感器区域重叠。
附图说明
在附图中，贯穿不同的视图，相同的附图标记通常指代相同的部分。附图不一定按比例，而是通常将重点放在图示本发明的原理上。在以下描述中，参考以下附图来描述各个方面，其中：
图1示出了通信装置。
图2示出了在波束形成场景中的接收机的天线装置。
图3示出了波束形成场景中发射机侧的天线装置。
图4示出了允许通过变容器的方式实现可调延迟的变容器加载的传输线。
图5示出了图示针对宽带实现的另一示例的集总元件变容器加载的传输线。
图6示出了图示针对宽带实时延迟实现的更高效示例的集总元件变容器加载的传输线。
图7示出了延迟线的实现的一个示例。
图8示出了延迟线的实现的另一示例。
图9示出了芯片上延迟线的一个示例实现。
图10示出了根据一个实施例的射频延迟线。
图11示出了根据一个实施例的射频延迟线。
具体实施方式
以下详细描述参考了附图，附图以图示的方式示出了可以实践本发明的本公开的具体细节和方面。在不脱离本发明的范围的情况下，可以使用其他方面，并且可以进行结构、逻辑和电气改变。因为本公开的一些方面可以与本公开的一个或多个其他方面组合来形成新的方面，所以本公开的各个方面不一定是互斥的。
诸如毫米波的波长的小波长允许通过如图1所示的波束形成方式来创建小尺寸高方向性高增益天线。
图1示出了通信装置100。
通信装置100包括发射机101和接收机。
发射机101包括由多个天线(激励器元件)形成的方向性发射天线103，并且接收机102包括由多个天线(换言之，天线阵列)形成的方向性接收天线104。通过在形成发射天线103的天线之间设置时间延迟，发射机101可以执行用于发射信号的波束形成，使得天线增益强烈地依赖于发射机被看到的角度(换言之，信号强度依赖于离开发射机101的角度)。在该示例中，对于主瓣105的方向，增益非常高(如由其尺寸表示的)；对于旁瓣106的方向，增益中等；并且对于所有其他方向，增益非常小。类似地，接收机102可以通过在形成接收天线104的天线之间设置延迟偏移来执行波束形成，以使得接收天线增益取决于信号到达的角度。
如图1所示，由发射机101发送到接收机102的电磁波的波前并不是平行于天线阵列到达的，而是在某个角度下到达的(如图2所示)。
图2示出了波束形成场景中接收机的天线装置200。
天线装置200包括形成天线阵列的多个天线201，多个天线201例如对应于形成图1的接收天线104的天线)。
由发射机(例如，发射机101)发送的电磁波的波前202与天线阵列呈角度α到达。相应地，波前202在不同的时间到达天线201，在图2的示例中，波前202首先到达最顶部的天线，并且最后到达最底部的天线。
因此，如第一时间图204所示，由包括波前203的无线电信号传送并由天线接收的信号203由天线以不同延迟输出。每个天线将所接收的信号203提供给相应的放大器205，放大器205对信号203进行放大并经由相应的差分传输线206将信号输出。
每个传输线206之后是可调延迟元件207，可调延迟元件207补偿不同天线路径中(即，针对不同天线)的不同延迟，使得在延迟元件207的输出处，(经放大的)信号针对每个天线具有相同的定时(如第二时间图208所示)。由于延迟元件207可能具有不同的损耗，因此放大器205也可调节来补偿该损耗差异。
延迟元件207被耦合到加法器209，加法器209被配置为将信号203的不同版本相加成整体信号210，整体信号210由天线装置200提供给其他组件以供进一步处理(例如，解调和基带处理)。
例如，相控阵列系统在雷达和通信环境中获得越来越多的关注。可以遵循两个不同的方法(即，相位和时间延迟方法，其中时间延迟更通用且适用于宽带场景)来改变信号在不同阵列路径中经历的延迟。
总相对延迟是阵列中天线201的数量n、天线之间的距离d(也称为天线节距，通常是波长的一半)和转向角α的函数。作为一个示例，对于n＝8、d＝15mm(对应于10GHz)和转向角为+60度的线性阵列，为了补偿不同延迟，需要～300ps的总延迟，这在集成电路中难以实现。考虑多维阵列时，该数字甚至变得更大。
图3示出了发射机侧的天线装置300。
如在图2中所示的接收机侧，天线装置300包括传输线301，传输线301连接到形成天线阵列的天线302。信号源303对可调延迟元件304馈电，以实现将波前305以某个角度从天线阵列发射。可变放大器可用于调整不同的损耗并达到所需的旁瓣抑制。
图4示出了允许通过变容器403的方式实现可调延迟(实时延迟(TTD))的变容器加载的传输线400。
延迟线包括第一导体401和第二导体402(具有特征阻抗Z0)，并且变容器403连接在第一导体401和第二导体402之间。
由于其分布式性质，延迟线400的实现通常导致是相当大且有损耗的。如图5所示，为了改善插入损耗并减小占用面积，可以使用集总版本的传输线。
图5示出了图示针对宽带TTD实现的另一示例的延迟线500。
延迟线500包括第一导体501和第二导体502以及耦合在第一导体501和第二导体502之间的变容器503。与延迟线400对比，电感器504被设置在导体501、502中，其中每个导体501、502的一个电感器504以及布置在电感器504的左侧和右侧的两个变容器503形成LC单元505。
但是，即使在这种情况下，全差分实现需要用于每个单元505的两个独立的电感器504，使得难以实现大的芯片上可变延迟。还可以实现有源gm-RC解决方案，然而有源gm-RC解决方案受特征在于大的功耗和相对低的线性度之害。另一备选方法是实现相移，以代替时间延迟偏移。然而，该解决方案导致巨大的性能损失和系统限制。
在下文中，描述了方法，根据该方法使用变压器(或耦合的电感器)来实现每个单元的两个电感器。这图示在图6中。
图6示出了图示针对宽带TTD实现的另一示例的延迟线600。
延迟线600包括第一导体601和第二导体602以及耦合在第一导体601和第二导体602之间的变容器603。此外，在导体601、602中提供电感器604，其中每个导体601、602的一个电感器604以及布置在电感器604的左侧和右侧的两个变容器603形成LC单元605。与图5的示例对比，一个LC单元605的电感器604以耦合因子k、通过具有重叠的电感器区域(例如，通过将它们堆叠在彼此的顶部上)而被(强烈地)磁耦合。
因此，针对每个导体的差模电感是L*(1+k)，其中L是电感器604的电感，这意味着每个电感器(例如，线圈)可以小于图5的实现中的，这使得节省面积。每个单元605可以看成形成变压器，该变压器包括完全或部分重叠的电感器的集合。它本来就比两个独立的电感器的集合小，又使得节省面积。
此外，对于针对线圈的相同品质因子，由于存储到变压器中的互能导致更好的性能，图6的基于变压器的方法允许改善插入损耗(相对于图4和图5的方法)。
图7示出了实时延迟700(例如，在BiCMOS技术中)的实现的一个示例。
延迟线700包括若干单元703的级联，每个单元包括第一导体701和第二导体702以及电感器704，其中电感器704被磁耦合来形成变压器。在电感器704的每一侧上，存在MOS变容器705，从而允许实现单元703的可变延迟。变压器的尺寸连同变容器705的最大电容一起对最大时间延迟以及单元的特性阻抗进行设置。在该示例中，变容器705被切割为数量i个并联切片，其中每个切片706包括两个MOS变容器707，这两个MOS变容器707利用它们的源极和漏极连接在一起，并且这两个MOS变容器707中的一个MOS变容器利用其栅极端子被连接到第一导体701，而另一个MOS变容器利用其栅极端子被连接到第二导体702。MOS变容器707以数字方式被连接，以避免高度非线性的C-V特性。例如，一个单元703的每个MOS变容器707由不同的数字比特控制，数字比特直接连接到实现MOS变容器707的MOSFET结构的漏极/源极。
此外，这允许增加单元703的延迟分辨率。结构的总可变延迟是n*Tc，其中n是级联单元703的数量，并且Tc是由单个单元703提供的可变延迟。
图8示出了实时延迟800的实现的另一示例。
类似于延迟线700，延迟线800包括若干单元803的级联，每个单元包括第一导体801和第二导体802以及电感器804，其中电感器804被磁耦合。
在该示例中，每个单元803是LC梯形单元和全通网络的组合，即，是混合单元。具体而言，每个单元803包括第一变容器805和第二变容器806，第一变容器805和第二变容器806分别在电感器804的左侧和右侧处耦合在导体801、802之间。
此外，每个单元803包括第三变容器807和第四变容器808，第三变容器807耦合在第一导体801的电感器804的左手侧(即，输入侧)和第二导体802的电感器804的右手侧(即，输出侧)之间，第四变容器808耦合在第一导体801的电感器804的右手侧和第二导体802的电感器804的左手侧之间。
图9示出了芯片上延迟线900的一个示例实现。
该延迟线包括形成为带状线或金属轨的第一(左)导体901和第二(右)导体902。第一导体901被形成为形成第一电感器903，并且第二导体902被形成为形成第二电感器904，其中第一电感器903与第二电感器904形成电感器对，使得电感器对的第一电感器903的电感器区域与电感器对的第二电感器904重叠。电感器区域的重叠通过导体901、902的相交(即，部分重叠)来实现，即，存在其中一个导体901、902在另一导体901、902之上来形成电感器线圈的区。例如，在该区中，线圈由不同的金属层形成。在导体901、902不处于彼此顶部上的其他区中，它们可以被布置在相同的金属层中(例如，在芯片上以并联的方式)。备选地，电感器903、904还可以堆叠在彼此的顶部上。
变容器可以被直接放置在两个连续变压器之间、在它们连接处下面(并且因此在图9中无法看到)。
因此，每个电感器对可以看成形成变压器，即，延迟线可以看成被实现为一系列变压器。
延迟线900允许尺寸稍微大于350um×250um，以实现15ps的延迟。
图10示出了在芯片的延迟线中变压器1000的实现的一个示例。
变压器1000由第一导体1001(图10中的顶部导体)和第二导体1002(图10中的底部导体)实现，第一导体1001在变压器的输入侧1003和输出侧1004之间形成具有1.5匝的线圈，并且第二导体1002在输入侧1003和输出侧1004之间也形成具有1.5匝的线圈。由第一导体1001形成的线圈包围的区域以及由第二导体1002形成的线圈包围的区域重叠。应指出，区域仅部分重叠。电感器全重叠是可能的，但要求两个线圈由不同的金属层制成(即，不是由相同的金属层制成)。两个电感器可以由相应技术中包括的最佳金属形成。如可以看出的，存在(第二导体1002的)第一下通道1005和(第一导体1001的)第二下通道1006。这些允许相同地形成两个电感器。备选地，可以使用上通道。第一下通道1005和第二下通道1006不布置在相应线圈的端部处，而是布置在中间部分中。这允许具有更大的最后一匝，这意味着最后金属块还负责增加整体电感而不仅仅是电阻部分。
在输入侧1003和输出侧1004两者处，变容器结构1007(例如，包括如上所述的多个MOS变容器)被耦合在第一导体1001和第二导体1002之间。
导体1001、1002还可以形成具有更多匝(例如，n+0.5匝，其中n是整数)的线圈。这允许变容器的简单互连和简单的单元到单元的互连。
总之，根据各种实施例，如图11所示来提供射频延迟线。
图11示出了根据一个实施例的射频延迟线1100。
射频延迟线1100包括：包含多个第一电感器1103的第一导体1101；包含多个第二电感器1104的第二导体1102，其中多个第一电感器中的每一个对应于多个第二电感器中的相应一个；多个电感器对1105，每个电感器对1105包括第一电感器1103和对应的第二电感器1104。
对于多个电感器对中的每一个电感器对，第一电感器1103和对应的第二电感器1104被布置为使得第一电感器的电感器区域1106与对应的第二电感器的电感器区域1107重叠。
根据各种实施例，换言之，在延迟线中提供多个变压器，以实现全差分实时延迟，从而允许具有小占用面积和低插入损耗的实现。每个变压器由两个磁耦合的电感器实现，两个磁耦合的电感器的高磁耦合通过将它们布置为具有重叠的电感器区域来实现，其中电感器的电感器区域(或线圈区域)被理解为电感器线圈所包围的区域。电感器区域的重叠意味着：穿过其中一个磁耦合电感器内部的磁场线(如图11所示)的至少一部分也穿过其中另一个磁耦合电感器的内部。
耦合因子越高，性能越好。因此，性能也依赖于变压器的布局：为了达到更高的频率，变压器必须小，并且因此，初级和次级之间的耦合也不可以那么高。作为一个示例，对于10GHz应用，可以使用耦合因子例如约为0.5的变压器。对于30GHz的应用，可以使用例如约0.3的耦合因子。
应注意，如图11所示的延迟线不限于特定技术，而是可以例如以CMOS(互补金属氧化物半导体)、双极、BiCMOS、SOI(绝缘体上硅)以及其他技术来实现。此外，图6的方法不限于变压器的任何尺寸或拓扑或形状。
例如，如图11所示的延迟线可以以各个频率(例如以10GHz)或在毫米波频谱中(例如以30GHz)被用于雷达应用或用于通信(例如，在通信网络中)。
以下描述各种示例：
示例1是如图11所示的射频延迟线。
示例2是示例1的射频延迟线，其中多个第一导体形成电感器的第一串联连接，并且多个第二导体形成电感器的第二串联连接。
示例3是示例1或示例2的射频延迟线，其作为差分延迟线。
示例4是示例1至3中任一个的射频延迟线，其中第一导体和第二导体是导线或带状线。
示例5是示例1至4中任一个的射频延迟线，其中对于每个电感器对，形成第一电感器的线的一部分与形成第二电感器的线的一部分重叠。
示例6是示例1至5中任一个的射频延迟线，其中第一导体形成第一电感器，而第二导体形成第二电感器。
示例7是示例1至6中任一个的射频延迟线，其中对于电感器对中的每一个电感器对，第一电感器的电感器区域与对应的第二电感器的电感器区域重叠至少20％、至少30％、至少40％、至少50％、至少60％、至少80％或至少90％。
示例8是示例1至7中任一个的射频延迟线，其作为毫米波无线电或雷达信号延迟线。
示例9是示例1至8中任一个的射频延迟线，其包括耦合在第一导体和第二导体之间的多个电容器。
示例10是示例9的射频延迟线，其中电容器是变容器。
示例11是示例10的射频延迟线，其中每个电容器是MOS变容器、双极变容器或开关电容器。
示例12是示例9的射频延迟线，其中电容器是模拟可调或数字可调的。
示例13是示例1至12中任一个的射频延迟线，其中多个电容器中的每一个电容器耦合在第一导体的位于两个第一电感器之间的节点与第二导体的位于两个第二电感器之间的节点之间。
示例14是示例1至13中任一个的射频延迟线，其中每个电感器对形成变压器单元。
示例15是示例14的射频延迟线，其中对于每个电感器对，第一电感器由包括n+0.5匝的第一导体的线圈形成，并且第二电感器由包括n+0.5匝的第二导体的线圈形成，其中n是整数。
示例16是示例14或15的射频延迟线，其中对于每个电感器对，第一电感器由第一导体的线圈形成，并且第二电感器由第二导体的线圈形成，其中第一导体的线圈和第二导体的线圈相同地形成。
示例17是示例14至16中任一个的射频延迟线，其中对于每个电感器对，第一电感器由第一导体的线圈形成，并且第二电感器由第二导体的线圈形成，其中第一导体的线圈和第二导体的线圈由芯片的相同金属层形成。
示例18是示例14至17中任一个的射频延迟线，其中对于每个电感器对，第一电感器由第一导体的线圈形成，并且第二电感器由第二导体的线圈形成，其中每个电感器的线圈在一个或多个点处、在由相应的另一个电感器形成的线圈的下方、上方或两者通过，该一个或多个点被布置在由第一导体形成的线圈的中间部分或由第二导体形成的线圈的中间部分处。
示例19是示例14至18中任一个的射频延迟线，其中变压器单元包括耦合在第一导体和第二导体之间的一个或多个MOS变容器。
示例20是示例1至19中任一个的射频延迟线，其中对于每个电感器对，第一电感器和第二电感器的耦合因子高于0.20、高于0.3或高于0.5。
示例21是包括示例1至20中任一个的射频延迟线的延迟线装置，该延迟线装置进一步包括耦合到延迟线的天线。
示例22是示例21的延迟线装置，该延迟线装置还包括放大器，其中延迟线经由放大器耦合到天线。
示例23是示例21或示例22的延迟线装置，该延迟线装置包括示例1至示例20中任一个的多个射频延迟线。
根据另一示例，提供了延迟线，其包括：包含多个第一电感器的第一导体；第二导体，对于第一导体的每个第一电感器，第二导体包含与第一导体的第一电感器形成电感器对的第二电感器；其中，对于每个电感器对，第一电感器和第二电感器被布置为使得第一电感器的电感器区域与第二电感器的电感器区域重叠。
根据又一示例，提供了包括一系列变压器的延迟线，其中每个变压器由具有重叠的电感器区域的两个电感器形成。
虽然已描述了具体方面，但是本领域技术人员应理解，在不脱离由所附权利要求限定的本公开的方面的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，范围由所附权利要求指示，并且因此旨在涵盖落入权利要求的等同物的含义和范围内的所有改变。
Claims (28)
1.一种射频延迟线，包括：
第一导体，包括多个第一电感器；
第二导体，包括多个第二电感器，其中所述多个第一电感器中的每个第一电感器对应于所述多个第二电感器中的相应一个第二电感器；
多个电感器对，每个电感器对包括第一电感器和对应的第二电感器；
其中对于所述多个电感器对中的每个电感器对，所述第一电感器和所述对应的第二电感器被布置为使得：所述第一电感器的电感器区域与所述对应的第二电感器的电感器区域重叠；并且
其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少20％。
2.根据权利要求1所述的射频延迟线，其中多个第一导体形成电感器的第一串联连接，并且多个第二导体形成电感器的第二串联连接。
3.根据权利要求1所述的射频延迟线，所述射频延迟线是差分延迟线。
4.根据权利要求1所述的射频延迟线，其中所述第一导体和所述第二导体是导线或带状线。
5.根据权利要求1所述的射频延迟线，其中对于每个电感器对，形成所述第一电感器的线的一部分与形成所述第二电感器的线的一部分重叠。
6.根据权利要求1所述的射频延迟线，其中所述第一导体形成所述第一电感器，并且所述第二导体形成所述第二电感器。
7.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少30％。
8.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少40％。
9.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少50％。
10.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少60％。
11.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少80％。
12.根据权利要求1所述的射频延迟线，其中对于所述电感器对中的每个电感器对，所述第一电感器的所述电感器区域与所述对应的第二电感器的所述电感器区域重叠至少90％。
13.根据权利要求1所述的射频延迟线，所述射频延迟线是毫米波无线电或雷达信号延迟线。
14.根据权利要求1所述的射频延迟线，包括耦合在所述第一导体与所述第二导体之间的多个电容器。
15.根据权利要求14所述的射频延迟线，其中所述电容器是变容器。
16.根据权利要求15所述的射频延迟线，其中每个电容器是MOS变容器、双极变容器或开关电容器。
17.根据权利要求14所述的射频延迟线，其中所述电容器是模拟可调或数字可调的。
18.根据权利要求14所述的射频延迟线，其中所述多个电容器中的每个电容器耦合在所述第一导体的位于两个所述第一电感器之间的节点与所述第二导体的位于两个所述第二电感器之间的节点之间。
19.根据权利要求1所述的射频延迟线，其中每个电感器对形成变压器单元。
20.根据权利要求19所述的射频延迟线，其中对于每个电感器对，所述第一电感器由包括n+0.5匝的所述第一导体的线圈形成，并且所述第二电感器由包括n+0.5匝的所述第二导体的线圈形成，其中n是整数。
21.根据权利要求19所述的射频延迟线，其中对于每个电感器对，所述第一电感器由所述第一导体的线圈形成，并且所述第二电感器由所述第二导体的线圈形成，其中所述第一导体的所述线圈和所述第二导体的所述线圈相同地形成。
22.根据权利要求19所述的射频延迟线，其中对于每个电感器对，所述第一电感器由所述第一导体的线圈形成，并且所述第二电感器由所述第二导体的线圈形成，其中所述第一导体的所述线圈与所述第二导体的所述线圈由芯片的相同金属层形成。
23.根据权利要求19所述的射频延迟线，其中对于每个电感器对，所述第一电感器由所述第一导体的线圈形成，并且所述第二电感器由所述第二导体的线圈形成，其中每个电感器的线圈在一个或多个点处、在由相应的另一电感器形成的线圈的下方、上方或两者通过，所述一个或多个点被布置在由所述第一导体形成的所述线圈的中间部分或由所述第二导体形成的所述线圈的中间部分处。
24.根据权利要求19所述的射频延迟线，其中所述变压器单元包括耦合在所述第一导体与所述第二导体之间的一个或多个MOS变容器。
25.根据权利要求1所述的射频延迟线，其中对于每个电感器对，所述第一电感器和所述第二电感器的耦合因子高于0.20、高于0.3或高于0.5。
26.一种延迟线装置，包括根据权利要求1所述的射频延迟线，还包括耦合到所述延迟线的天线。
27.根据权利要求26所述的延迟线装置，还包括放大器，其中所述延迟线经由所述放大器耦合到所述天线。
28.根据权利要求26所述的延迟线装置，包括多个根据权利要求1所述的射频延迟线。
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