CN108270445B - 具有基于源极跟随器的dac符号间干扰消除的设备 - Google Patents

具有基于源极跟随器的dac符号间干扰消除的设备 Download PDF

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CN108270445B CN201711452252.8A CN201711452252A CN108270445B CN 108270445 B CN108270445 B CN 108270445B CN 201711452252 A CN201711452252 A CN 201711452252A CN 108270445 B CN108270445 B CN 108270445B
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Abstract

本申请涉及具有基于源极跟随器的DAC符号间干扰消除的设备，并且公开了一种电流数‑模转换器(DAC)(例如，图1A)和包含DAC的集成电路芯片。电流DAC包括：开关电路(102)，其包括多个开关(M1‑M4)，所述多个开关被耦合成接收差分数字控制信号并且被耦合成提供第一差分电流输出(VP)和第二差分电流输出(VM)；电流源(CS1)，其耦合到上轨并且耦合到开关电路的第一节点(N1)；第一电流阱(CS0)，其耦合到下轨并且耦合到开关电路的第二节点(N2)；以及干扰消除电路(104)，其被耦合成基本上防止尾电容电流流过第一差分电流输出和第二差分电流输出。

Description

具有基于源极跟随器的DAC符号间干扰消除的设备
技术领域
所公开的实施例总体涉及电流数-模转换器(DAC)的领域。更具体地并且不通过任何限制，本公开涉及具有基于源极跟随器的DAC符号间干扰消除的设备。
背景技术
在电流DAC中，当尾节点电容器在具有不相等电压的节点之间切换时，尾节点电容器可能造成符号间干扰(inter-symbol interference，ISI)或动态误差。这是因为每当两个节点在不相等电压之间切换时尾节点电容必须供应有电荷中的差值并且此电荷一般是从输出中汲取的。这些不相等电压可能来源于偏移电压或者可以是信号相关的。这些用DAC元件的切换模式调制并且造成谐波失真或噪音恶化。用于减少所造成的误差的常规的方法是降低DAC元件的尾节点电容和/或降低节点中的不相等电压。
发明内容
所公开的实施例提供了一种电流，所述电流经缓冲和缩放以供应尾电容器所需的电流。所提供的电流受输出信号的控制以满足尾电容器的需要，使得尾电容器不再从输出节点中拉取电流。由非理想性引起的非线性被减少或消除。
在一个方面中，公开了电流数-模转换器(DAC)的实施例。电流DAC包括：开关电路，其包括多个开关，所述多个开关被耦合成接收差分数字控制信号并且被耦合成提供第一差分电流输出和第二差分电流输出；电流源，其耦合到上轨并且耦合到开关电路的第一节点；第一电流阱/电流吸收器(current sink)，其耦合到下轨并且耦合到开关电路的第二节点；以及干扰消除电路，其被耦合成基本上防止尾电容电流流过第一差分电流输出和第二差分电流输出。
在另一个方面中，公开了集成电路(IC)芯片的实施例。IC芯片包括：回路滤波器；以及数-模转换器，其被耦合成朝向回路滤波器提供第一差分电流输出和第二差分电流输出，DAC包括多个DAC元件，DAC元件各自包括：开关电路，其包括多个开关，所述多个开关被耦合成接收相应的差分数字控制信号并且被耦合成提供相应的第一差分电流输出和第二差分电流输出；电流源，其耦合到上轨并且耦合到开关电路的第一节点；第一电流阱，其耦合到下轨并且耦合到开关电路的第二节点；以及干扰消除电路，其被耦合成基本上防止尾电容电流流过第一差分电流输出和第二差分电流输出。
附图说明
本公开的实施例借助于在附图的各图中的示例进行说明，而非作为限制，在附图中，相同附图标记指示相似元件。应注意，对本公开中的“一”或“一个”实施例的不同参考未必是参考同一实施例，且此类参考可意味着至少一个。另外，当结合实施例来描述具体特征、结构或特性时，应理解，无论是否予以明确地描述，结合其它实施例来实现此特征、结构或特性均在所属领域的技术人员的知识范围内。如本文中所使用，除非作为可以包括无线连接的“可通信地耦合”，否则术语“耦合”或“耦接”意图意味着间接或直接电连接。因此，如果第一装置耦合到第二装置，那么该连接可以通过直接电连接，或者通过经由其它装置和连接的间接电连接。
为了图示说明本公开的一个或多个示例性实施例，将附图并入到说明书中且形成说明书的一部分。将从以下具体实施方式中结合所附权利要求书且参考附图来理解本公开的各种优点及特征，在附图中：
图1A-图1C各自描绘了根据本公开的实施例的具有干扰消除电路的电流DAC的示例元件；
图2A和图2B各自描绘了根据本公开的实施例的在电流DAC中的干扰消除电路的示例实施方式；
图3描绘了在具有和不具有所公开的干扰消除电路这两种情况下的理想信号量化噪音对(versus)实际信号量化噪音的图形；
图4描绘了根据本公开的实施例的可以在其中使用所公开的电流DAC的系统；以及
图5A和图5B描绘了根据现有技术在电流DAC中经历的问题中的一个。
具体实施方式
现在将参考附图详细描述本发明的具体实施例。在本发明的实施例的以下详细描述中，阐述了许多具体细节以便提供本发明的更透彻的理解。然而，所属领域的技术人员将显而易见，可以在没有这些具体细节的情况下实践本发明。在其它情况下，不再详细描述众所周知的特征，从而避免了不必要地使描述变复杂。
首先转向图4，示出了德尔塔西格玛(Delta-Sigma，ΔΣ)模-数转换器(ADC)400，在所述模-数转换器中可以利用所公开的DAC。ΔΣADC 400包括：ΔΣ调制器402，其在非常高的速率下将模拟输入信号采样为一位流；以及数字/抽取滤波器404，其获取所采样的数据并且将其转换为高分辨率的较慢数字代码。德尔塔西格玛调制器402包括ΔΣ回路滤波器406、量化器408和反馈回路，所述反馈回路提供ΔΣ调制器402的输出信号的模拟版本。反馈回路包括数据加权平均化(data-weighted averaging，DWA)电路410和多位DAC 412。来自DAC 412的模拟反馈信号被提供到减法器414，所述减法器从模拟输入信号中减去反馈信号以提供差值。此差值被提供到ΔΣ回路滤波器406，所述ΔΣ回路滤波器放大差值并且将差值提供到量化器408，所述量化器提供数字输出信号416。在一个实施例中，量化器408包括闪速ADC。数字输出信号416被提供到数字/抽取滤波器404并且也被提供到反馈回路。在反馈回路内，通过DWA 410在输出信号上执行数字加权平均化，所述输出信号随后被提供到多位DAC 412以转换回到模拟以用于调节输出信号。
ADC 400可以在无线市场中使用并且需要低信噪比(SNR)和低功率两者。所支持的带宽可以相当大，例如，100MHz。因为德尔塔西格玛ADC是过采样数据转换器，所以ΔΣ调制器402的采样速率远远高于带宽。在一个示例中，采样速率是3.4GHz。存在于DAC 412中的任何误差将多余地校正ΣΔ回路滤波器406，将误差传播到更大的系统中。其中实施ADC 400的亚微米技术利用低功率，需要电流源的低衰退(degeneration)以避免较高噪音。高带宽意味着闪烁噪音是噪音的显著部分。通过对低闪烁噪音和低衰退的需求，更大尺寸的晶体管用于电流DAC中，引起高电容尾电容器，这继而造成增大的符号间干扰。
图5A和图5B描绘了根据现有技术的电流DAC的单个元件500的电路图。虽然在两幅图中示出了相同元件，但是500A是指在D[n]为零的时间周期期间的元件，并且500B是指在D[n]为一的时间周期期间的元件；参考元件500是参考结构本身而没有考虑时序。元件500可以是DAC(诸如多位DAC 412，)的一部分，在一个示例中所述DAC可以包含元件500的十六到二十个复制品，每个复制品各自耦合以将电流提供到差分输出信号VP和VM，其中每个元件“n”接收相应的一对控制信号D[n]和/D[n]。元件500包括四个开关M1-M4，所述开关用于将电流引导到VP或VM。开关M1和M2串联耦合在由电流源CS1在节点N1处提供的高电压(uppervoltage)与由电流阱CS0在节点N2处提供的低电压(lower voltage)之间。开关M1、M2进一步耦合以通过差分数字输入信号D[n]和/D[n]来控制，其中输出信号VP取自位于开关M1与开关M2之间的节点N3。开关M3和M4也串联耦合于在节点N1处提供的高电压与在节点N2处提供的低电压之间并且耦合为通过信号/D[n]和D[n]来控制；输出信号VM取自位于开关M3与开关M4之间的节点N4。
在图5A、图5B中所示的实施例中，开关M1-M4被实施为n型金属氧化物硅(NMOS)晶体管，所述晶体管的栅极接收差分输入信号D[n]和/D[n]中的一个，然而应理解，开关的此实施例仅仅是一个示例并且开关M1-M4的其它实施例也是可能的。晶体管M1和M4都由输入信号D[n]控制，并且晶体管M2和M3都由输入信号/D[n]控制，使得VP和VM是差分信号。在一个实施例中，电流阱CS0被实施为电阻器R1和NMOS晶体管M5N，该晶体管由偏置电压NBIAS控制。虽然期望的是电流阱CS0充当理想电流源，但是实际上电流阱CS0将造成在节点N2处存在有限电容，这被示出为寄生电容器CP。类似电容还可以存在于节点N1处。
理想地，VP和VM上的电压将恰好相同以表示零并且恰好相同以表示一。然而，由于晶体管之间的处理失配，携带在VP和VM上的实际值一般在某种程度上不同。由于VP和VM交替地耦合到节点N2，所以此失配造成与VP与VM之间的电压的差值乘以寄生电容器CP的电容相等的电荷差。图5A和图5B中所示的箭头展示当携带在VP上的电荷大于携带在VM上的电荷时这可以如何影响由元件500提供的输出。如先前所提到，刚好在D[n]的值已从一变为零之后示出了元件500A。电容器CP先前通过晶体管M4耦合到VM并且携带VM*CP的电容，其中此处CP用于表示电容器的电容。由于VP携带与VM相比略微地较高的电压，所以当VP耦合到电容器CP时，VP上的较高电压将以与VP和VM上的电压之间的差值乘以CP的电容相等的量为电容器CP充电，即，电荷差分＝CP*(VP-VM)。充电电容器CP从输出VP中拉取电流，如通过图5A中的箭头所示。紧随D[n]的值从零变为一示出了元件500B。因为VM具有与VP相比较低的电荷，所以当VM耦合到节点N2时，电容器CP放电到VM的电平，使得电流流动到VM，该电流与先前离开VP的电流大小相等，流动方向相反。
刚刚论述的对输出电流的非理想性或干扰通过每次转变并且针对DAC中的每个元件500重现，并且可以通过由所公开的技术和DAC的参数所指示的高电容尾电容器增大。非理想性影响DAC的性能参数，特殊化非线性且影响量化误差，并且产生互调失真(intermodulation distortion，IMD)。IMD是一种现象，其中电路或装置中的非线性产生不在原始信号中的新频率组分并且包括谐波失真效应。图3描绘了由模拟信号到数字的转换引起的信号量化噪音的曲线图300并且将噪音绘制为相对于全标度的分贝(decibelrelative to full scale，dBFS)对(versus)信号的频率。曲线图300中的所关注的带包括在100MHz(108)及更低处的频率；较高频率中的噪音不是问题，图3描绘了三条不同曲线。曲线302是由模拟信号到数字的转换引起的误差或量化误差的理想曲线。此量化误差不是跨越频率恒定的，而是德尔塔西格玛的性质；量化噪音可以使用误差的传递函数成形以确保噪音在所关注的带中低，但是不能被移除。曲线304公开了使用现有技术电路500实际上存在的误差的曲线并且示出了由来自尾电容器的干扰引起的自理想曲线的偏差。曲线306图示说明使用所公开的改进的量化噪音，这提供了少的多的自理想曲线的偏差。现在将更详细地论述用于提供曲线306的改进。
下面转向图1A，根据本公开的实施例公开了包括干扰消除电路104的DAC元件100A的示意图。DAC元件100A包括开关电路102，所述开关电路包括四个开关M1-M4，所述四个开关被耦合成接收差分数字控制信号D[n]和/D[n]并且被耦合成输出第一差分电流输出VP和第二差分电流输出VM。电流源CS1耦合到开关电路102的节点N1并且电流阱CS2耦合到开关电路102的节点N2。如图所示，开关M1和M2串联耦合在电流源CS1与电流阱CS2之间，其中电流输出VP是从在开关M1与开关M2之间的点获取的。类似地，开关M3和M4串联耦合在电流源CS1与电流阱CS2之间，其中电流输出VM是从在开关M3与开关M4之间的点获取的。在一个实施例中，开关M1-M4实施为NMOS晶体管。在一个实施例中，电流阱CS0被实施为NMOS晶体管M5N，所述晶体管具有耦合到节点N2的漏极、耦合到偏置电压NBIAS的栅极以及耦合到电阻器R1的第一端子的源极。电阻器R1的第二端子耦合到下轨。节点N2处的尾电容再次示出为寄生尾电容器CP。
由于符号间干扰是由寄生电容器CP上的改变的电容引起的(它可以汲取或供应电流到电流输出VP、VM)，所以干扰消除电路104提供可以供应电容器CP所需的电荷的差值的逆电流而无需汲取或供应电流到电流输出VP和VM。干扰消除电路104包括两个电压缓冲器106A、106B。在一个实施例中，电压缓冲器106A、106B是可以或可以不提供增益到所接收的电压的放大器。电压缓冲器106A接收来自输出信号VM的电压并且缓冲器106B接收来自输出信号VP的电压。来自电压缓冲器106A、106B的输出电压通过开关S1和S2交替地耦合到缓冲电容器CB。开关S1和S2相应地由输入信号D[n]和/D[n]控制以将它们的相应的电压提供到电容器CB的第一端子。在一个实施例中，在节点N2通过开关M4耦合到输出信号VM时的第一时间周期期间，电压缓冲器106A耦合到电容器CB。类似地，在节点N2通过开关M2耦合到输出信号VP时的第二时间周期期间，电压缓冲器106B耦合到电容器CB。
在电容器CB的第一端子耦合到电压缓冲器106A、106B时，电容器CB的第二端子耦合到电流缓冲器108，所述电流缓冲器被耦合成朝向节点N2提供输出电流。电容器CB的尺寸被设定成电容与电容器CP相等，但是朝向节点N2呈现出相反的极性。当CP上的电压发生改变时，CB上的电压也发生改变。电压缓冲器106A、106B因此将从VP和VM到电容器CB的相应的电压进行缓冲，而无需从输出信号中汲取任何电流。电流缓冲器108将随后将从电容器CB朝向节点N2的电流进行缓冲，并且由此在需要时将所希望的量的电流供应到电容器CP。通过使用干扰消除电路104，DAC元件100的端接电压(termination voltage)VP、VM通过电压缓冲器106进行缓冲，通过开关S1、S2切换，并且通过电容器CB和电流缓冲器108耦合以提供尾电容器CP所需的电流。输出节点VP和VM上的尾电容器CP的效应很大程度上被抵消并且信号由此得到改进。
已经关于节点N2论述的寄生电容也可以存在于节点N1上，其中电流源CS0可以实施为电阻器R2和p型金属氧化物硅(PMOS)晶体管M5P，如图1B中所见。虽然这些寄生电容是不同的，但是它们以类似方式存在问题。在元件100B中，干扰消除电路被实施为电路104-A和电路104-B，电路104-A包括电压缓冲器106A、106B和用于开关电路102的NMOS部分的电流缓冲器108，电路104-B包括电压缓冲器196A、196B和用于开关电路102的PMOS侧的电流缓冲器198B。电压缓冲器106A、196B中的每一个接收来自输出信号VM的电压并且电压缓冲器106B、196A中的每一个接收来自输出信号VP的电压。类似于电压缓冲器106A、106B的切换，来自电压缓冲器196A、196B的输出电压通过开关S3和S4交替地耦合到缓冲电容器CB2。开关S3和S4相应地由输入信号D[n]和/D[n]控制以将它们的相应的电压提供到电容器CB2的第一端子。
电容器CB2具有耦合到电压缓冲器196A、196B的第一端子和耦合到电流缓冲器198的第二端子，电流缓冲器198耦合成朝向节点N1提供输出电流。电容器CB2的尺寸被设定成电容等于节点N1上的寄生电容，但是朝向节点N1再次呈现出相反的极性。当在节点N1处所经历的电容发生改变时，携带在CB2上的电容也发生改变。电压缓冲器196A、196B将从VP和VM到电容器CB2的相应的电压进行缓冲，而无需从输出信号中汲取电流。电流缓冲器198将从电容器CB朝向节点N1的电流进行缓冲，并且由此在需要时供应所希望的量的电流以抵消在节点N1处的电容。
图1C描绘了干扰消除电路104的实施例，所述干扰消除电路在开关电路102的NMOS侧和PMOS侧两者上提供电容的校正，但是仅利用一组电压缓冲器来驱动两个电流缓冲器。在元件100C中，干扰消除电路被实施为电路104-A和电路104-B，电路104-A包括电压缓冲器106A、106B并且还包括用于开关电路102的NMOS部分的电流缓冲器108，电路104-B包括用于开关电路102的PMOS侧的电流缓冲器198B。电压缓冲器106A提供电压到开关S1和S4，而电压缓冲器196B提供电压到开关S2和S3。
虽然图1A-图1C描绘了干扰消除电路104的三个实施例的示意图，图2A描绘了图1A的电路的实施方式的一个实施例，但是应理解存在实施所公开的电路的多种方式。在电路200A中，电压缓冲器202被实施为两个NMOS晶体管M6、M7，其中的每一个耦合到相应的电流阱CS3、CS4。晶体管M6、M7也可以实施为PMOS晶体管或双极晶体管PNP或NPN。晶体管M6具有耦合到上轨的漏极、耦合到电流阱CS3的源极以及耦合到输出信号VM的栅极；包括晶体管M6的电压缓冲器的输出是在晶体管M6的源极与电流阱CS3之间获取的。类似地，晶体管M7具有耦合到上轨的漏极、耦合到电流阱CS2的源极以及耦合到输出信号VP的栅极；包括晶体管M7的电压缓冲器的输出是在晶体管M7的源极与电流阱CS2之间获取的。通过两个电压缓冲器提供的电压通过开关S1和S2交替地耦合到电容器CB的第一端子，开关S1和S2可以实施为NMOS晶体管或PMOS晶体管。开关S1、S2通过信号D[n]和/D[n]切换，使得电容器CB再一次携带与电容器CP相同的电荷，但是对节点N2呈现出相反的极性。来自电容器CB的第二端子的输出通过晶体管M5N被提供到节点N2，因此重复使用DAC元件500的电流源作为电流缓冲器。
图2B描绘了图1C的电路的实施方式的实施例，然而同样存在实施所公开的电路的多种方式。在电路200B中，电压缓冲器202再次示出为两个晶体管M6、M7。包括晶体管M6的电压缓冲器的输出通过开关S1和S4被提供到电容器CB和CB2，并且包括晶体管M7的电压缓冲器的输出通过开关S2和S3被提供到电容器CB和CB2。类似于来自电容器CB的第二端子的输出(其通过晶体管M5N被提供到节点N2)，来自电容器CB2的第二端子的输出通过晶体管M5P被提供到节点N1，重复使用电流源作为第二电流缓冲器。应理解，此电路也可以使用用于开关电路的NMOS侧和PMOS侧的单独的电压缓冲器来实施。
用于电流DAC的消除符号间干扰的干扰消除电路已经在多个实施例中得到证明。干扰消除电路提供缓冲电流，该缓冲电流基本上消除维持在不相等电压之间切换的尾电容器所必需的电流。干扰消除电路并不从输出信号中汲取电流并且并且不在尾节点处提供额外电容。来自相应输出源的电压通过两个电压缓冲器进行缓冲并且被提供到缓冲电容器。缓冲电容器通过电流缓冲器朝向耦合到尾电容器的节点提供电流。如图3中所示，所公开的实施例展示了与现有技术电路相比下降到更加接近于理想曲线302的量化误差曲线。表1描绘了具有校正和不具有校正两种情况下的DAC的SNR和HD2。
不具有校正 具有校正
SNR 75dBFS 84.5dBFS
HD2 75.2 93dBc
表1
虽然已经示出且详细描述各种实施例，但权利要求并不限于任何具体实施例或示例。以上具体实施方式不应被视为意味着任何特定组件、元件、步骤、动作，或功能是必要的以使得它必须包括于权利要求书的范围中。除非明确地如此陈述，否则以单数形式参考元件并非意图意味着“一个且仅一个”而是“一个或多个”。上文所描述的实施例的元件的所有结构性及功能性等效物(其对于所属领域的技术人员为已知的)明确地以引用的方式并入本文中，且意图由本权利要求书涵盖。因此，所属领域的技术人员将认识到，在所附权利要求书的精神和范围内进行各种修改及更改的情况下，可以实践本文中所描述的示例性实施例。

Claims (17)

1.一种电流数-模转换器即DAC，其包括：
开关电路，其包括多个开关，所述多个开关被耦合成接收差分数字控制信号并且被耦合成提供第一差分电流输出和第二差分电流输出；
电流源，其耦合到上轨并且耦合到所述开关电路的第一节点；
第一电流阱，其耦合到下轨并且耦合到所述开关电路的第二节点；以及
干扰消除电路，其被耦合成接收来自所述第一差分电流输出和所述第二差分电流输出的相应的电压并且被耦合成朝向所述第二节点提供第一缓冲电流，以防止尾电容电流流过所述第一差分电流输出和所述第二差分电流输出。
2.根据权利要求1所述的DAC，其中所述干扰消除电路进一步被耦合成朝向所述第一节点提供第二缓冲电流。
3.根据权利要求1所述的DAC，其中所述干扰消除电路包括：
第一缓冲电容器；
第一电压缓冲器，其被耦合成将来自所述第一差分电流输出的所述相应的电压选择性地提供到所述第一缓冲电容器；
第二电压缓冲器，其被耦合成将来自所述第二差分电流输出的所述电压选择性地提供到所述第一缓冲电容器；以及
第一电流缓冲器，其被耦合成从所述第一缓冲电容器中接收第一缓冲电流并且被耦合成朝向所述第二节点提供所述第一缓冲电流。
4.根据权利要求3所述的DAC，其中所述干扰消除电路进一步包括：
第二缓冲电容器；以及
第二电流缓冲器，其被耦合成从所述第二缓冲电容器中接收第二缓冲电流并且被耦合成朝向所述第一节点提供所述第二缓冲电流；
其中所述第一电压缓冲器进一步被耦合成将来自所述第一差分电流输出的所述相应的电压选择性地提供到所述第二缓冲电容器，并且所述第二电压缓冲器进一步被耦合成将来自所述第二差分电流输出的所述电压选择性地提供到所述第二缓冲电容器。
5.根据权利要求3所述的DAC，其中所述干扰消除电路进一步包括：
第二缓冲电容器；
第三电压缓冲器，其被耦合成将来自所述第一差分电流输出的所述相应的电压选择性地提供到所述第二缓冲电容器；
第四电压缓冲器，其被耦合成将来自所述第二差分电流输出的所述电压选择性地提供到所述第二缓冲电容器；以及
第二电流缓冲器，其被耦合成从所述第二缓冲电容器中接收第二缓冲电流并且被耦合成朝向所述第一节点提供所述第二缓冲电流。
6.根据权利要求3所述的DAC，其中所述第一电压缓冲器和所述第二电压缓冲器包括第一放大器和第二放大器。
7.根据权利要求3所述的DAC，其中在所述第二节点耦合到所述第一差分电流输出时的第一时间周期期间，所述第一电压缓冲器耦合到所述第一缓冲电容器，并且在所述第二节点耦合到所述第二差分电流输出时的第二时间周期期间，所述第二电压缓冲器耦合到所述第一缓冲电容器。
8.根据权利要求7所述的DAC，其中所述第一电压缓冲器包括第一晶体管，所述第一晶体管具有耦合到所述第一差分电流输出的栅极、耦合到所述上轨的漏极以及耦合到第二电流阱的源极，在所述第一晶体管与所述第二电流阱之间获取的第一电流选择性地耦合到所述第一缓冲电容器，并且所述第二电压缓冲器包括第二晶体管，所述第二晶体管具有耦合到所述第二差分电流输出的栅极、耦合到所述上轨的漏极以及耦合到第三电流阱的源极，在所述第二晶体管与所述第三电流阱之间获取的第二电流选择性地耦合到所述缓冲电容器。
9.根据权利要求8所述的DAC，其中所述第一晶体管和所述第二晶体管是从由以下项组成的群组中选出的：n型金属氧化物硅即NMOS晶体管、p型金属氧化物硅即PMOS晶体管、NPN双极晶体管和PNP双极晶体管。
10.根据权利要求8所述的DAC，其中所述第一电流阱包括NMOS晶体管，所述NMOS晶体管具有耦合到所述开关电路的所述第二节点的漏极、耦合到第一电阻器的第一端子的源极以及被耦合成接收偏置电压的栅极，所述第一电阻器的第二端子耦合到所述下轨。
11.根据权利要求10所述的DAC，其中所述第一电流缓冲器包括所述NMOS晶体管和所述第一电阻器，来自所述第一缓冲电容器的所述电流耦合到所述NMOS晶体管与所述第一电阻器之间的点。
12.根据权利要求10所述的DAC，其中所述电流源包括PMOS晶体管，所述PMOS晶体管具有耦合到所述开关电路的所述第一节点的漏极、耦合到第二电阻器的第一端子的源极以及被耦合成接收偏置电压的栅极，所述第二电阻器的第二端子耦合到所述上轨。
13.根据权利要求12所述的DAC，其中所述干扰消除电路进一步包括第二缓冲电容器和第二电流缓冲器，所述第二电流缓冲器包括所述PMOS晶体管和所述第二电阻器，来自所述第二缓冲电容器的所述电流耦合到所述PMOS晶体管与所述第二电阻器之间的点。
14.根据权利要求1所述的DAC，其中所述开关电路、所述电流源、所述第一电流阱和所述干扰消除电路形成DAC元件，所述DAC包括多个DAC元件。
15.根据权利要求1所述的DAC，其中所述开关电路包括第一开关、第二开关、第三开关和第四开关；所述第一开关和所述第二开关串联耦合在所述第一节点与所述第二节点之间，其中所述第一差分输出电流起始于所述第一开关和所述第二开关之间；所述第三开关和所述第四开关串联耦合在所述第一节点和所述第二节点之间，其中所述第二差分输出电流起始于所述第三开关和所述第四开关之间；所述第一开关和所述第四开关由所述差分数字控制信号的第一控制信号控制并且所述第二开关和所述第三开关由所述差分数字控制信号的第二控制信号控制。
16.一种集成电路即IC芯片，其包括：
回路滤波器；以及
数-模转换器即DAC，其被耦合成朝向所述回路滤波器提供第一差分电流输出和第二差分电流输出，所述DAC包括多个DAC元件，所述DAC元件各自包括：
开关电路，其包括多个开关，所述多个开关被耦合成接收相应的差分数字控制信号并且被耦合成提供相应的第一差分电流输出和第二差分电流输出；
电流源，其耦合到上轨并且耦合到所述开关电路的第一节点；
第一电流阱，其耦合到下轨并且耦合到所述开关电路的第二节点；以及
干扰消除电路，其被耦合成接收来自所述第一差分电流输出和所述第二差分电流输出的相应的电压并且被耦合成朝向所述第二节点提供第一缓冲电流，以防止尾电容电流流过所述第一差分电流输出和所述第二差分电流输出。
17.根据权利要求16所述的IC芯片，其进一步包括模-数转换器即ADC，其中所述DAC包括所述ADC的反馈回路的一部分并且所述回路滤波器被耦合成接收作为到所述ADC的输入信号与所述DAC的所述输出之间的差值的差信号。
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