CN108268279A - 用于广播算术操作的系统、装置和方法 - Google Patents

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Abstract

本申请公开了用于广播算术操作的系统、装置和方法。用于指令执行的系统、装置和方法的实施例。在一些实施例中，指令具有用于第一和第二源操作数、和目的地操作数的字段。当被执行时，指令引起对第一源操作数的被广播的紧缩数据元素的算术操作并且将每个算术操作的结果存储在目的地操作数中，其中第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素的值指定，其中算术操作由指令定义。

Description

用于广播算术操作的系统、装置和方法
技术领域
本发明的领域一般涉及计算机处理器架构，更具体地涉及在执行时导致特定结果的指令。
背景
利用冲突检测包对稀疏更新模式的向量化有其限制。考虑稀疏更新的示例代码：
for(i＝0；i<N；i++){
A[idx[i]]+＝B[i]
}
不能利用直接方法将该循环向量化，因为该循环在idx[i]对于循环的不同迭代具有相等的值(引用相同的存储器地址)时可能具有潜在的数据依赖关系。
将该循环向量化的常规方法是利用冲突指令检查索引的冲突，冲突指令生成将向量中的每个索引相互比较的结果，并且基于此，将结果值从B[]加载到向量，然后置换、累加并且存储到A[]。累加通常在内部while循环中通过基于特殊置换控制对值进行置换而完成，该特殊置换控制基于冲突结果而生成。该过程是迭代的并且如下所示重复：
zmm_A＝Gather(A+zmm_索引)；zmm1＝VCONFLICT(zmm_索引)；
zmm_控制＝生成_perm_控制(zmm1)；掩码_完成＝完整_掩码；
while(掩码_完成！＝0){
掩码_要完成＝计算_新_掩码_要完成(掩码_完成,掩码_要完成)
zmm_值＝Permute(zmm_值,zmm_控制)
zmm_res＝Add(zmm_res,zmm_值)
掩码_要完成＝计算_新_掩码_完成(掩码_完成,掩码_要完成)
}
zmm_A＝VADD(zmm_A,zmm_res)；Scatter(A,zmm_A,zmm_索引)；
内部while循环的主体和迭代的数量根据可用的指令集和算法实现方式而变化。例如，如果存在16个相等的索引(极端情况)，则简单算法暗示15次置换和15次加法。
附图说明
在所附附图中以示例方式而非限制方式说明本发明，在附图中，类似的参考标号指示类似的元件，其中：
图1示出在冲突指令之后对广播加法指令的执行的实施例；
图2(A)示出在冲突指令之后对广播加法指令的执行的实施例；
图2(B)示出三角形掩码的示例；
图3示出在冲突指令之后对广播加法指令的执行的实施例；
图4示出对广播加法指令的示例性执行。当然，可以执行其他算术操作；
图5示出对广播加法指令的示例性执行；
图6示出对广播算术指令的示例性执行；
图7示出用于处理诸如广播算术指令的指令的硬件的实施例；
图8示出由处理器执行的用于处理广播算术指令的方法的实施例；
图9A-9B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
图10A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；
图10B是示出根据本发明的一个实施例的构成完整操作码字段974的具有专用向量友好指令格式1000的字段的框图；
图10C是示出根据本发明的一个实施例的构成寄存器索引字段944的具有专用向量友好指令格式1000的字段的框图；
图10D是示出根据本发明的一个实施例的构成扩充操作字段950的具有专用向量友好指令格式1000的字段的框图；
图11是根据本发明的一个实施例的寄存器架构1100的框图；
图12A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；
图12B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；
图13A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；
图14是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器1400的框图；
图15示出根据本发明的一个实施例的系统的框图；
图16是根据本发明的实施例的第一更具体的示例性系统的框图；
图17是根据本发明的实施例的第二更具体的示例性系统的框图；
图18是根据本发明的实施例的SoC的框图；以及
图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在以下描述中，陈述了多个具体细节。然而，应当理解，可不通过这些具体细节来实施本发明的实施例。在其他实例中，公知的电路、结构和技术未被详细示出，以免混淆对本描述的理解。
说明书中对“一个实施例”、“实施例”、“示例实施例”等等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
不幸的是，用于对稀疏更新模式向量化的典型解决方案必须具有包括置换和掩码计算的循环。最成问题的情形是具有大量冲突，这可能导致比标量执行更慢的代码。本文详述用于利用将未被设置的元素归零而将多个值广播到一组临时向量并且然后将所有临时向量归约(增加)到单个临时向量的指令的实施例。例如，在上述代码中，冲突指令生成的掩码的集合用于利用将未被设置的元素归零而对一组临时向量进行稀疏归约操作。
在稀疏更新模式中使用该指令的一些示例性优点可以包括但不限于：没有置换；没有用于生成置换控制的开销；没有用于掩码计算的开销；和/或根本没有内部while循环。整个while循环可以被本文详述的单个指令代替。
本文详述广播算术指令的实施例。对该指令的执行使得执行电路(执行单元)对第一源的被广播的紧缩数据元素执行算术操作并且将多个和中的每一个的结果存储在目的地中。在一些实施例中，第一源的要被广播的紧缩数据元素由存储在第二源中的紧缩数据元素(掩码)的值指定。在其他实施例中，第一源的要被执行算术操作的紧缩数据元素由存储在第二源中的紧缩数据元素(掩码)的值指定。例如，对于目的地操作数的每个紧缩数据元素位置，来自第二源操作数的对应的紧缩数据元素的每个位位置的数据用作到第一源操作数的紧缩数据元素位置的索引，生成来自第一源操作数的每个被索引的紧缩数据元素的每个值的和，并且将该和存储在目的地操作数的紧缩数据元素位置中。在一些实施例中，来自目的地的初始值是在算术操作中使用的另一输入。由此，描述对计算机(处理器)本身的改进。注意，对于一些算术操作(例如，加法)，当使用掩码时，使用零代替未被使用的紧缩数据元素，但是对于其他算术操作(例如，乘法)，使用一代替未被使用的紧缩数据元素。使用哪种方法，归零或一，可以由指令的操作码设置。
利用该指令，用于对稀疏更新模式向量化的算法看起来像：
zmm_A＝Gather(A+zmm_索引)
zmm_掩码＝VCONFLICT_SQR(zmm_索引)/*全部到全部检查包括自身检查，这是确定唯一索引的群组中的元素的掩码的集合*/
zmm_res＝BROADCASTADD(zmm_掩码,zmm_值)/*利用i＝0..KL-1的掩码zmm_掩码[i]对被广播(归零模式)的zmm_值[i]求和*/
zmm_A＝VADD(zmm_A,zmm_res)//将结果加到zmm_A
Scatter(A,zmm_A,zmm_索引)//在不利用掩码的情况下执行分散
图1示出在冲突指令之后对广播加法指令的执行的实施例。注意，每个竖列是向量寄存器的相同通道。此外，尽管示出加法(求和)，但是可以执行任何算术操作。如所示，紧缩数据源1 101将提供要被相加的紧缩数据元素。“偏移”指代紧缩数据源1 101的每个紧缩数据元素位置。在该示例中，存在8个(KL＝8)紧缩数据元素。
紧缩数据索引107是冲突指令的源操作数。冲突指令的结果生成紧缩数据源2103，其用于索引紧缩数据源1 101的紧缩数据元素位置。利用该索引，从来自紧缩数据源1101的被广播的紧缩数据元素生成多个临时值(tmp0-7)。
在紧缩数据目的地131的每个紧缩数据元素位置，存储在该位置的被广播的元素的和。
图2(A)示出在冲突指令之后对广播加法指令的执行的实施例。注意，每个竖列是向量寄存器的相同通道。此外，尽管示出加法(求和)，但是可以执行任何算术操作。如所示，紧缩数据源2 201将提供要被相加的紧缩数据元素。“偏移”指代紧缩数据源1 201的每个紧缩数据元素位置。在该示例中，存在8个(KL＝8)紧缩数据元素。
紧缩数据索引207是冲突指令的源操作数。冲突指令的结果被传递以与三角形掩码(图2(B)中的ZMM_掩码)一起用作AND(加法)指令的源。AND指令的结果是紧缩数据源2203，其用于索引紧缩数据源1 201的紧缩数据元素位置。利用该索引，从来自紧缩数据源1201的被广播的紧缩数据元素生成要相加的多个临时值(tmp0-7)。
在紧缩数据目的地231的每个紧缩数据元素位置，存储在该位置的被广播的元素的和。
图3示出在冲突指令之后对广播加法指令的执行的实施例。注意，每个竖列是向量寄存器的相同通道。此外，尽管示出加法(求和)，但是可以执行任何算术操作。如所示，紧缩数据源2 301将提供要被相加的紧缩数据元素。“偏移”指代紧缩数据源1 301的每个紧缩数据元素位置。在该示例中，存在8个(KL＝8)紧缩数据元素。
紧缩数据索引307是三角形冲突指令的源操作数。冲突指令的结果被传递以用作三角形冲突指令的源。三角形冲突对每个元素与所有最左侧的元素执行比较。三角形冲突指令的结果是紧缩数据源2 303，其用于索引紧缩数据源1 301的紧缩数据元素位置。利用该索引，从来自紧缩数据源1 301的被广播的紧缩数据元素生成要相加的多个临时值(tmp0-7)。
在紧缩数据目的地331的每个紧缩数据元素位置，存储在该位置的被广播的元素的和。
图4示出对广播加法指令的示例性执行。当然，可以执行其他算术操作。尽管该示图是在小端(little endian)格式下，但是本文讨论的原理在大端(big endian)格式下也有效。此外，在该示例中，紧缩数据目的地431的每个紧缩数据元素位置不包括存储在该位置中的原始值。广播加法指令包括用于目的地(紧缩数据目的地(DST)431)和两个源(紧缩数据源1(SRC1)401和紧缩数据源2(SRC2)403)的字段。
紧缩数据源1 401包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源1 401是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
紧缩数据源2 403包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源2 403是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
将两个紧缩数据源401、403馈送到执行电路409中以对其进行操作。具体而言，执行电路409执行对第一紧缩数据源401的被广播的紧缩数据元素求和并且将求和的结果存储在紧缩数据目的地431中。其中在一些实施例中，第一紧缩数据源401的被广播的那些紧缩数据元素由存储在第二紧缩数据源403中的紧缩数据元素(掩码)的值指定。选择和广播电路411使用紧缩数据源403的紧缩数据元素来选择一个或多个加法器电路421、423、425和427将如何使用紧缩数据源1 401的被广播的紧缩数据元素。注意，尽管示出多个加法器，但是在一些实施例中，重复使用相同的加法器。加法器421、423、425和427将其输入紧缩数据元素值相加，并且每个加法器421、423、425和427的输出被放置在紧缩数据目的地431的对应的紧缩数据元素位置中。在一些实施例中，选择和广播电路411是可配置的交叉开关。
由此，如所示，对于紧缩数据目的地操作数431的每个紧缩数据元素位置，存在一个加法器，其基于紧缩数据源2 403的紧缩数据元素提供的索引而吸收来自紧缩数据源1401的紧缩数据元素。例如，在紧缩数据源2 403的紧缩数据元素位置0中，值为0x1。由此，在该元素中仅设置一个位位置(最低有效)。这个被设置的位指示对于紧缩数据源1 401的紧缩数据元素位置0，在该位置中的值(A)仅会被一个加法器相加(在该示例中，该加法器与加法器[0]427对应，其是与被设置的位在相同“位置”中的加法器)。在紧缩数据源2 403的紧缩数据元素位置3中，值为0x6。由此，在该元素中仅设置2个位(0b0110)。这些被设置的位指示对于紧缩数据源1 401的紧缩数据元素位置3，在该位置中的值(D)会被两个加法器相加，这两个加法器与被设置的位位置对应(在该示例中，这两个加法器与加法器[1]425和加法器[2]423对应)。如所示，将加法器的结果存储在紧缩数据目的地431的对应的紧缩数据元素位置中。
图5示出对广播加法指令的示例性执行。尽管该示图是在小端格式下，但是本文讨论的原理在大端格式下也有效。此外，在该示例中，紧缩数据目的地531的每个紧缩数据元素位置不包括存储在该位置中的原始值。广播加法指令包括用于目的地(紧缩数据目的地(DST)531)和两个源(紧缩数据源1(SRC1)401和紧缩数据源2(SRC2)403)的字段。
紧缩数据源1 401包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源1 401是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
紧缩数据源2 403包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源2 403是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
将两个紧缩数据源401、403馈送到执行电路509中以对其进行操作。具体而言，执行电路509执行对第一紧缩数据源401的被广播的紧缩数据元素求和并且将求和的结果存储在紧缩数据目的地531中。在一些实施例中，第一紧缩数据源401的被广播的那些紧缩数据元素由存储在第二紧缩数据源403中的紧缩数据元素(掩码)的值指定。在其他实施例中，第一紧缩数据源401的紧缩数据元素在广播之后按照由存储在第二紧缩数据源403中的紧缩数据元素(掩码)的值指定那样被选择。选择和广播电路411使用紧缩数据源403的紧缩数据元素来选择如何将紧缩数据源1 401的紧缩数据元素广播到一个或多个加法器电路521、523、525和527。注意，尽管示出多个加法器，但是在一些实施例中，重复使用相同的加法器。加法器521、523、525和527将其输入紧缩数据元素值和来自紧缩数据目的地531的对应的紧缩元素位置的数据元素相加，并且每个加法器521、523、525和527的输出被放置在紧缩数据目的地531的对应的紧缩数据元素位置中。在一些实施例中，选择和广播电路411是可配置的交叉开关。
由此，如所示，对于紧缩数据目的地操作数531的每个紧缩数据元素位置，存在一个加法器，其基于紧缩数据源2 403的紧缩数据元素提供的索引而将来自紧缩数据源1 401的紧缩数据元素相加，并且还吸收来自紧缩数据目的地531的初始值。例如，在紧缩数据源2403的紧缩数据元素位置0中，值为0x1。由此，在该元素中仅设置一个位位置(最低有效)。这个被设置的位指示对于紧缩数据源1 401的紧缩数据元素位置0，在该位置中的值(A)仅会被一个加法器使用(在该示例中，该加法器与加法器[0]527对应，其是与被设置的位在相同“位置”中的加法器)。在紧缩数据源2 403的紧缩数据元素位置3中，值为0x6。由此，在该元素中仅设置2个位(0b0110)。这些被设置的位指示对于紧缩数据源1 401的紧缩数据元素位置3，在该位置中的值(D)会被两个加法器使用，这两个加法器与被设置的位位置对应(在该示例中，这两个加法器与加法器[1]525和加法器[2]523对应)。如所示，将加法器的结果加到紧缩数据目的地531的对应的紧缩数据元素位置。
图6示出对广播算术指令的示例性执行。尽管该示图是在小端格式下，但是本文讨论的原理在大端格式下也有效。此外，在该示例中，紧缩数据目的地631的每个紧缩数据元素位置不包括存储在该位置中的原始值。广播算术指令包括用于目的地(紧缩数据目的地(DST)631)和两个源(紧缩数据源1(SRC1)601和紧缩数据源2(SRC2)603)的字段。
紧缩数据源1 601包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源1 601是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
紧缩数据源2 603包括四个紧缩数据元素(在紧缩数据元素位置0-3处示出)。取决于实现方式，紧缩数据源2 603是紧缩数据寄存器(例如，XMM、YMM、ZMM、向量、SIMD、D、S等寄存器)或存储器位置。
将两个紧缩数据源601、603馈送到执行电路609中以对其进行操作。具体而言，执行电路609对第一紧缩数据源601的被选择的被广播的紧缩数据元素执行算术操作并且将结果存储在紧缩数据目的地631中。在一些实施例中，第一紧缩数据源601的被广播的那些紧缩数据元素由存储在第二紧缩数据源603中的紧缩数据元素(掩码)的值指定。在一些实施例中，第一紧缩数据源601的紧缩数据元素被广播，然后按照存储在第二紧缩数据源603中的紧缩数据元素(掩码)的值所指定的那样被选择。选择和广播电路611使用紧缩数据源603的紧缩数据元素来选择如何将紧缩数据源1601的紧缩数据元素送至一个或多个算术电路621、623、625和627。注意，尽管示出多个算术电路，但是在一些实施例中，重复使用相同的算术电路。算术电路621、623、625和627对其输入紧缩数据元素值和来自紧缩数据目的地631的对应的紧缩元素位置的数据元素执行操作，并且每个算术电路621、623、625和627的输出被放置在紧缩数据目的地631的对应的紧缩数据元素位置中。在一些实施例中，选择(和广播)电路611是可配置的交叉开关。
由此，如所示，对于紧缩数据目的地操作数631的每个紧缩数据元素位置，存在一个算术电路，其基于紧缩数据源2 603的紧缩数据元素提供的索引而对来自紧缩数据源1601的紧缩数据元素进行操作。在一些实施例中，还在该操作中使用来自紧缩数据目的地631的初始值。例如，在紧缩数据源2 603的紧缩数据元素位置0中，值为0x1。由此，在该元素中仅设置一个位位置(最低有效)。这个被设置的位指示对于紧缩数据源1 601的紧缩数据元素位置0，在该位置中的值(A)仅会被一个算术电路使用(在该示例中，该算术电路与算术电路[0]627对应，其是与被设置的位在相同“位置”中的算术电路)。在紧缩数据源2 603的紧缩数据元素位置3中，值为0x6。由此，在该元素中仅设置2个位(0b0110)。这些被设置的位指示对于紧缩数据源1 601的紧缩数据元素位置3，在该位置中的值(D)会被两个算术电路使用，这两个算术电路与被设置的位位置对应(在该示例中，这两个算术电路与算术电路[1]625和算术电路[2]623对应)。如所示，将算术电路的结果加到紧缩数据目的地631的对应的紧缩数据元素位置。
图7示出用于处理诸如广播算术指令的指令的硬件的实施例。如所示，存储703存储要被执行的广播算术指令701。
指令701由解码电路705接收。例如，解码电路705接收来自取出逻辑/电路的该指令。指令包括用于操作码、第一和第二源、和目的地的字段。在一些实施例中，源和目的地是寄存器，并且在其他实施例中，源和目的地中的一个或多个是存储器位置。在一些实施例中，指令701的操作码或前缀包括对字节、字、双字和四字元素尺寸的数据元素尺寸{B/W/D/Q}的指示。
稍后将详述具有至少一个指令格式的更详细的实施例。解码电路705将指令解码为一个或多个操作。在一些实施例中，该解码包括生成要由执行电路(诸如执行电路709)执行的多个微操作。解码电路705还解码指令前缀。
在一些实施例中，寄存器重命名、寄存器分配和/或调度电路707提供以下项中的一个或多个的功能：1)将逻辑操作数值重命名为物理操作数值(例如，在一些实施例中的寄存器别名表)；2)将状态位和标志分配到经解码的指令，以及3)将经解码的指令调度出指令池以用于在执行电路上执行(例如，在一些实施例中使用预留站)。
寄存器(寄存器堆)和/或存储器708将数据存储为要被执行电路709操作的指令的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。
执行电路709执行经解码的指令。示例性的详细的执行电路已在图4-6中示出。对经解码的指令的执行使得执行电路对第一源的被广播的紧缩数据元素执行算术操作并且将算术操作的结果存储在目的地中。在一些实施例中，第一源的要被广播的紧缩数据元素由存储在第二源中的紧缩数据元素(掩码)的值指定。在其他实施例中，该掩码用于指定哪些元素要被归约。例如，对于目的地操作数的每个紧缩数据元素位置，来自第二源操作数的对应的紧缩数据元素的每个位位置的数据用作到第一源操作数的紧缩数据元素位置的索引，生成对来自第一源操作数的每个被索引的紧缩数据元素的每个值的算术操作(例如，加法、减法、乘法、除法)的结果，并且将算术操作的结果存储在目的地操作数的紧缩数据元素位置中。在一些实施例中，来自目的地的初始值是在操作(例如，和生成)中使用的另一输入。
在一些实施例中，引退/写回电路711将目的地寄存器在架构上提交到寄存器或存储器708中并且引退指令。
广播加法指令的格式的实施例是BROADCAST ARITH{B/W/D/Q}DSTREG,SRC1,SRC2。在一些实施例中，BROADCAST ARITH{B/W/D/Q}是指令的操作码助记符。ARITH是要被执行的算术功能，诸如ADD(加法)、SUB(减法)、MUL(乘法)、DIV(除法)等。B/W/D/Q指示源/目的地的数据元素尺寸为字节、字、双字和四字。在其他实施例中，数据元素尺寸是前缀的一部分。DSTREG是用于紧缩数据目的地寄存器操作数的字段。SRC1和SRC2是用于诸如紧缩数据寄存器和/或存储器的源的字段。
在一些实施例中，广播算术指令包括用于写掩码寄存器操作数的字段(k)(例如，BROADCAST ARITH{B/W/D/Q}{k}DSTREG,SRC1,SRC2)。写掩码用于有条件地控制每元素操作和对结果的更新。取决于实现方式，写掩码使用合并或归零掩码。利用断言(写掩码、写入掩码或k寄存器)操作数编码的指令使用该操作数来有条件地控制每元素的计算操作和将结果更新到目的地操作数。断言操作数被称为操作掩码(写掩码)寄存器。在一些实施例中，操作掩码是尺寸为64位的架构寄存器的集合。注意，在架构寄存器的该集合中，仅k1到k7可以被寻址为断言操作数。k0可以被用作常规源或目的地，但是不可以被编码为断言操作数。此外，注意，断言操作数可以用于利用存储器操作数(源或目的地)实现对一些指令的存储器错误抑制。作为断言操作数，操作掩码寄存器包括用于管理对向量寄存器的每个数据元素的操作/更新的一位。一般而言，操作掩码寄存器可以支持具有以下元素尺寸的指令：单精度浮点(float32)、整数双字(int32)、双精度浮点(float64)、整数四字(int64)。操作掩码寄存器的长度MAX_KL足以处理每个元素一位的至多64个元素，即64位。对于给定的向量长度，每个指令仅访问基于其数据类型所需的多个最低有效掩码位。操作掩码寄存器以每元素的粒度影响指令。因此，在操作掩码寄存器的对应位上断言对每个数据元素的任何数值或非数值操作和对中间结果到目的地操作数的每元素的更新。在多数实施例中，用作断言操作数的操作掩码遵循以下属性：1)如果未设置对应的操作掩码位，则不对元素执行指令的操作(这暗示对被掩码掉的元素的操作不能引起异常或冲突，并且因此作为掩码掉的操作的结果不更新异常标志)；2)如果未设置对应的写掩码位，则不利用操作的结果更新目的地元素。相反，必须保留(合并-掩码)目的地元素值或者必须将目的地元素值归零(归零-掩码)；3)对于具有存储器操作数的一些指令，抑制掩码位为0的元素的存储器错误。注意，该特征提供多功能构造以在掩码实际上对向量寄存器目的地提供合并行为时实现控制流断言。作为替代，掩码可以用于归零代替合并，从而以0更新被掩码掉的元素而不是保留旧值。当不需要旧值时，提供归零行为以移除对旧值的隐式依赖关系。
在实施例中，指令的编码包括比例-索引-基址(SIB)型存储器寻址操作数，其间接地标识存储器中的多个被索引的目的地位置。在一个实施例中，SIB型存储器操作数可以包括标识基址寄存器的编码。基址寄存器的内容可以表示存储器中的基址，根据该存储器中的基址计算存储器中的特定目的地位置的地址。例如，基址可以是扩展向量指令的可能的目的地位置块中的第一位置的地址。在一个实施例中，SIB型存储器操作数可以包括标识索引寄存器的编码。索引寄存器的每个元素可以指定用于计算可能的目的地位置块内的相应目的地位置的地址的从基址开始的索引或偏移值。在一个实施例中，SIB型存储器操作数可以包括指定比例因数的编码，当计算相应的目的地地址时将比例因数应用到每个索引值。例如，如果将比例因数值4编码到SIB型存储器操作数中，则可以将从索引寄存器的元素获得的每个索引值乘以4并且然后加到基址以计算目的地地址。
在一个实施例中，具有vm32{x,y,z}的形式的SIB型存储器操作数可以标识使用SIB型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同基址寄存器、常数比例因数和包括每一个元素是32位索引值的多个元素的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是128位寄存器(例如，XMM)寄存器(vm32x)、256位(例如，YMM)寄存器(vm32y)或512位(例如，ZMM)寄存器(vm32z)。在另一实施例中，具有vm64{x,y,z}的形式的SIB型存储器操作数可以标识使用SIB型存储器寻址指定的存储器操作数的向量数组。在该示例中，使用共同基址寄存器、常数比例因数和包括每一个元素是64位索引值的多个元素的向量索引寄存器来指定存储器地址的数组。向量索引寄存器可以是128位寄存器(例如，XMM)寄存器(vm64x)、256位(例如，YMM)寄存器(vm64y)或512位(例如，ZMM)寄存器(vm64z)。
图8示出由处理器执行的用于处理广播算术指令的方法的实施例。例如，图4-7所示的处理器核、下文详述的流水线等执行该方法。
在801处，取出指令。例如，取出广播算术指令。广播算术指令包括用于操作码、第一和第二源操作数、和目的地操作数的字段。在一些实施例中，该指令进一步包括用于写掩码的字段。在一些实施例中，从指令高速缓存取出指令。源操作数和目的地操作数是紧缩数据。操作码指示要执行哪个操作。
在803处解码取出的指令。例如，由诸如本文详述的解码电路解码取出的广播加法指令。
在805处检索与经解码的指令的源操作数相关联的数据值。例如，当源操作数中的一个或多个是存储器操作数时，检索来自所指示的存储器位置的数据。
在807处，由诸如本文详述的执行电路(硬件)执行经解码的指令。对于广播加法指令，执行将使得执行电路对第一源操作数的被广播的紧缩数据元素执行算术操作并且将每个和的结果存储在目的地操作数中。在一些实施例中，第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素(掩码)的值指定。在其他实施例中，会被选择用于操作的第一源操作数的被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素(掩码)的值指定。例如，对于目的地操作数的每个紧缩数据元素位置，来自第二源操作数的对应的紧缩数据元素的每个位位置的数据用作到第一源操作数的紧缩数据元素位置的索引，生成对来自第一源操作数的每个被索引的紧缩数据元素的每个值的操作的结果，并且将结果存储在目的地操作数的紧缩数据元素位置中。在一些实施例中，来自目的地的初始值是在和生成中使用的另一输入。
在一些实施例中，在809处提交或引退指令。
广播加法的伪代码的示例如下：
KL是给定用于在输入源1向量中归约的元素的数量。尽管归约被示为一个临时向量中的串行化序列的累加，但是在其他实现方式中，其可以在由树执行归约的情况下通过KL个临时向量(因此，广播操作是并行化的)来完成。
下文详述实施例的示例。
1.一种装置，包括：解码器，用于解码指令，该指令具有用于第一和第二源操作数、和目的地操作数的字段；以及执行电路，用于执行经解码的指令以对第一源操作数的被广播的紧缩数据元素执行算术操作并且将每个算术操作的结果存储在目的地操作数中，其中第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素的值指定，其中算术操作由指令定义。
2.示例1的装置，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是存储器位置。
3.示例1的装置，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是紧缩数据寄存器。
4.示例1的装置，其中存储在第二源操作数中的紧缩数据元素的值形成掩码。
5.示例1的装置，其中为了执行经解码的指令，执行电路用于，对于目的地操作数的每个紧缩数据元素位置，使用来自第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到第一源操作数的紧缩数据元素位置的索引，生成来自第一源操作数的每个被索引的紧缩数据元素的每个值的算术操作的结果，并且将结果存储在目的地操作数的紧缩数据元素位置中。
6.示例1的装置，其中算术操作是加法、减法、乘法和除法中的一个。
7.示例1的装置，其中该装置用于在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的指令属于第二指令集。
8.一种方法，包括：解码指令，该指令具有用于第一和第二源操作数、和目的地操作数的字段；以及执行经解码的指令以对第一源操作数的被广播的紧缩数据元素求和并且将每个和的结果存储在目的地操作数中，其中第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素的值指定。
9.示例8的方法，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是存储器位置。
10.示例8的方法，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是紧缩数据寄存器。
11.示例8的方法，其中存储在第二源操作数中的紧缩数据元素的值形成掩码。
12.示例8的方法，其中对于目的地操作数的每个紧缩数据元素位置，使用来自第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到第一源操作数的紧缩数据元素位置的索引，生成来自第一源操作数的每个被索引的紧缩数据元素的每个值的和，并且将和存储在目的地操作数的紧缩数据元素位置中。
13.示例8的方法，其中来自目的地的初始值是在和生成中使用的另一输入。
14.示例8的方法，进一步包括：在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的指令属于第二指令集。
15.一种非瞬态机器可读介质，该非瞬态机器可读介质存储指令，该指令当由处理器执行时使该处理器用于执行方法，该方法包括：解码指令，该指令具有用于第一和第二源操作数、和目的地操作数的字段；以及执行经解码的指令以对第一源操作数的被广播的紧缩数据元素求和并且将每个和的结果存储在目的地操作数中，其中第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素的值指定。
16.示例15的非瞬态机器可读介质，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是存储器位置。
17.示例15的非瞬态机器可读介质，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是紧缩数据寄存器。
18.示例15的非瞬态机器可读介质，其中存储在第二源操作数中的紧缩数据元素的值形成掩码。
19.示例15的非瞬态机器可读介质，其中对于目的地操作数的每个紧缩数据元素位置，使用来自第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到第一源操作数的紧缩数据元素位置的索引，生成来自第一源操作数的每个被索引的紧缩数据元素的每个值的和，并且将和存储在目的地操作数的紧缩数据元素位置中。
20.示例15的非瞬态机器可读介质，其中来自目的地的初始值是在和生成中使用的另一输入。
21.示例15的非瞬态机器可读介质，进一步包括：在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的指令属于第二指令集。
22.一种设备，包括：解码器装置，用于解码指令，该指令具有用于第一和第二源操作数、和目的地操作数的字段；以及执行装置，用于执行经解码的指令以对第一源操作数的被广播的紧缩数据元素执行算术操作并且将每个算术操作的结果存储在目的地操作数中，其中第一源操作数的要被广播的紧缩数据元素由存储在第二源操作数中的紧缩数据元素的值指定，其中算术操作由指令定义。
23.示例22的设备，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是存储器位置。
24.示例22的设备，其中第一源操作数是紧缩数据寄存器，并且第二源操作数是紧缩数据寄存器。
25.示例22-24中的任一项的设备，其中存储在第二源操作数中的紧缩数据元素的值形成掩码。
26.示例22-25中的任一项的设备，其中为了执行经解码的指令，执行装置用于，对于目的地操作数的每个紧缩数据元素位置，使用来自第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到第一源操作数的紧缩数据元素位置的索引，生成来自第一源操作数的每个被索引的紧缩数据元素的每个值的算术操作的结果，并且将结果存储在目的地操作数的紧缩数据元素位置中。
27.示例22-26中的任一项的设备，其中算术操作是加法、减法、乘法和除法中的一个。
28.示例22-27中的任一项的设备，其中该设备用于在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的指令属于第二指令集。
以下附图详述用于实现上文的实施例的示例性架构和系统。在一些实施例中，如下所述，仿真上述一个或多个硬件组件和/或指令，或将其实现为软件模块。
指令集
指令集可以包括一个或多个指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为更少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。如此，ISA的每一条指令使用给定的指令格式来表达(并且如果经定义，则按照该指令格式的指令模板中的给定指令模板)，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式(包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段)，并且该ADD指令在指令流中出现将使得在选择特定操作数的操作数字段中具有特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；以及参见2014年10月的 高级向量扩展编程参考)。
示例性指令格式
本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。
图9A-9B是示出根据本发明的各实施例的通用向量友好指令格式及其指令模板的框图。图9A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图9B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，为通用向量友好指令格式900定义了A类和B类指令模板，这两类指令模板都包括无存储器访问905指令模板和存储器访问920指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素或者替代地8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是，替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图9A中的A类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的完全舍入控制型操作910的指令模板以及无存储器访问的数据变换型操作915的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的时效性的925的指令模板和存储器访问的非时效性的930的指令模板。图9B中的B类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作912的指令模板以及无存储器访问的写掩码控制的vsize型操作917的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的写掩码控制927的指令模板。
通用向量友好指令格式900包括下文中按照图9A-9B中所示出的顺序列出的下列字段。
格式字段940——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段942——其内容区分不同的基础操作。
寄存器索引字段944——其内容直接或者通过地址生成来指定源和目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
修饰符(modifier)字段946——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问905的指令模板与存储器访问920的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段950——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，此字段被划分为类字段968、α字段952以及β字段954。扩充操作字段950允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段960－其内容允许用于存储器地址生成(例如，用于使用2比例*索引+基址的地址生成)的索引字段的内容按比例缩放。
位移字段962A－其内容用作存储器地址生成的部分(例如，用于使用2比例*索引+基址+位移的地址生成)。
位移因数字段962B(注意，位移字段962A直接在位移因数字段962B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址时所使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段974(稍后在本文中描述)和数据操纵字段954C确定。位移字段962A和位移因数字段962B不用于无存储器访问905指令模板，和/或不同的实施例可以实现仅一者或两者都不实现，从这个意义上说，位移字段962A和位移因数字段962B是任选的。
数据元素宽度字段964——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中，用于所有指令；在其他实施例中，用于指令中的仅一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。
写掩码字段970——其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并-写掩码操作和归零-写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的元素的任何集合归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。如此，写掩码字段970允许部分向量操作，包括加载、存储、算术、逻辑等等。尽管描述了其中写掩码字段970的内容选择多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段970的内容间接地标识了要执行的掩码操作)的本发明的多个实施例，但是替代地或附加地，替代实施例允许掩码写字段970的内容直接地指定要执行的掩码操作。
立即数字段972——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。
类字段968——其内容在不同类的指令之间进行区分。参考图9A-B，该字段的内容在A类和B类指令之间进行选择。在图9A-B中，使用圆角方形来指示在字段中存在专用值(例如，在图9A-B中，分别是针对类字段968的A类968A和B类968B)。
A类指令模板
在A类非存储器访问905的指令模板的情况下，α字段952被解释为RS字段952A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的舍入型操作910以及无存储器访问的数据变换型操作915指令模板指定的舍入952A.1和数据变换952A.2)，而β字段954区别将执行指定的类型的操作中的哪一个。在无存储器访问905的指令模板中，比例字段960、位移字段962A以及位移比例字段962B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作910指令模板中，β字段954被解释为舍入控制字段954A，其内容提供静态舍入操作。尽管在本发明的所描述的实施例中，舍入控制字段954A包括抑制所有浮点异常(SAE)字段956和舍入操作控制字段958，但是替代实施例可以支持将这两个概念编码为同一个字段，或仅具有这些概念/字段中的一个或另一个(例如，可以仅具有舍入操作控制字段958)。
SAE字段956——其内容区分是否停用异常事件报告；当SAE字段956的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
舍入操作控制字段958——其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。如此，舍入操作控制字段958允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段950的内容优先于该寄存器值。
无存储器访问的指令模板——数据变换型操作
在无存储器访问的数据变换型操作915指令模板中，β字段954被解释为数据变换字段954B，其内容区分将执行数个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问920的指令模板的情况下，α字段952被解释为驱逐提示字段952B，其内容区分要使用驱逐提示中的哪一个(在图9A中，对于存储器访问时效性925的指令模板和存储器访问非时效性930的指令模板分别指定时效性的952B.1和非时效性的952B.2)，而β字段954被解释为数据操纵字段954C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问920指令模板包括比例字段960，并且任选地包括位移字段962A或位移比例字段962B。
向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。
存储器访问指令模板——时效性
时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
存储器访问指令模板——非时效性
非时效性数据是不大可能足够快地重复使用以从第1级高缓存中的高速缓存操作获益且应当给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段952被解释为写掩码控制(Z)字段952C，其内容区分由写掩码字段970控制的写掩码操作应当是合并还是归零。
在B类非存储器访问905指令模板的情况下，β字段954的部分被解释为RL字段957A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的写掩码控制部分舍入控制型操作912指令模板和无存储器访问的写掩码控制VSIZE型操作917指令模板指定的舍入957A.1和向量长度(VSIZE)957A.2)，而β字段954的其余部分区分将执行指定类型的操作中的哪一个。在无存储器访问905的指令模板中，比例字段960、位移字段962A以及位移比例字段962B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作910指令模板中，β字段954的其余部分被解释为舍入操作字段959A，并且异常事件报告被禁用(给定的指令不报告任何种类的浮点异常标志，并且不引发任何浮点异常处理程序)。
舍入操作控制字段959A——正如舍入操作控制字段958，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段959A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段950的内容优先于该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作917指令模板中，β字段954的其余部分被解释为向量长度字段959B，其内容区分将执行数个数据向量长度中的哪一个(例如，128、256或512字节)。
在B类存储器访问920指令模板的情况下，β字段954的部分被解释为广播字段957B，其内容区分是否将执行广播类型数据操纵操作，而β字段954的其余部分被解释为向量长度字段959B。存储器访问920指令模板包括比例字段960，并且任选地包括位移字段962A或位移比例字段962B。
就通用向量友好指令格式900而言，完整操作码字段974示出为包括格式字段940、基础操作字段942以及数据元素宽度字段964。尽管示出了其中完整操作码字段974包括所有这些字段的一个实施例，但是，在不是支持所有这些字段的实施例中，完整操作码字段974包括少于全部这些字段。完整操作码字段974提供操作码(opcode)。
扩充操作字段950、数据元素宽度字段964以及写掩码字段970允许以通用向量友好指令格式逐指令地指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
示例性专用向量友好指令格式
图10A是示出根据本发明的各实施例的示例性专用向量友好指令格式的框图。图10A示出专用向量友好指令格式1000，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上专用向量友好指令格式1000是专用的。专用向量友好指令格式1000可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图9的字段，来自图10A的字段映射到来自图9的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式900的上下文中，本发明的实施例参考专用向量友好指令格式1000进行了描述，但是本发明不限于专用向量友好指令格式1000，声明的地方除外。例如，通用向量友好指令格式900构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1000示出为具有特定尺寸的字段。作为具体示例，尽管数据元素宽度字段964示出为专用向量友好指令格式1000中的一个位字段，但是本发明不限于此(也就是说，通用向量友好指令格式900构想数据元素宽度字段964的其他尺寸)。
通用向量友好指令格式900包括下文中按照图10A中所示出的顺序列出的字段。
EVEX前缀(字节0-3)1002——以四字节形式进行编码。
格式字段940(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段940，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段1005(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(957BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。
REX’字段910——这是REX’字段910的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段1015(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。
数据元素宽度字段964(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 1020(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1020对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 968类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段1025(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段952(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)——如先前所述，该字段是针对上下文的。
β字段954(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ示出)——如前所述，此字段是针对上下文的。
REX’字段910——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段970(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到全部为1的写掩码或者旁路掩码硬件的硬件来实现)。
实操作码字段1030(字节4)也称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段1040(字节5)包括MOD字段1042、Reg字段1044以及R/M字段1046。如先前所述的，MOD字段1042的内容将存储器访问和非存储器访问操作区分开。Reg字段1044的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1046的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段950的内容用于存储器地址生成。SIB.xxx 1054和SIB.bbb 1056－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段962A(字节7-10)——当MOD字段1042包含10时，字节7-10是位移字段962A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段962B(字节7)——当MOD字段1042包含01时，字节7是位移因数字段962B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段962B是disp8的重新解释；当使用位移因数字段962B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段962B替代传统x86指令集8位位移。由此，位移因数字段962B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。立即数字段972如先前所述地操作。
完整操作码字段
图10B是示出根据本发明的一个实施例的构成完整操作码字段974的专用向量友好指令格式1000中的字段的框图。具体地，完整操作码字段974包括格式字段940、基础操作字段942、以及数据元素宽度(W)字段964。基础操作字段942包括前缀编码字段1025、操作码映射字段1015以及实操作码字段1030。
寄存器索引字段
图10C是示出根据本发明的一个实施例的构成寄存器索引字段944的专用向量友好指令格式1000中的字段的框图。具体地，寄存器索引字段944包括REX字段1005、REX’字段1010、MODR/M.reg字段1044、MODR/M.r/m字段1046、VVVV字段1020、xxx字段1054以及bbb字段1056。
扩充操作字段
图10D是示出根据本发明的一个实施例的构成扩充操作字段950的专用向量友好指令格式1000中的字段的框图。当类(U)字段968包含0时，它表明EVEX.U0(A类968A)；当它包含1时，它表明EVEX.U1(B类968B)。当U＝0且MOD字段1042包含11(表明无存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为rs字段952A。当rs字段952A包含1(舍入952A.1)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段954A。舍入控制字段954A包括一位SAE字段956和两位舍入操作字段958。当rs字段952A包含0(数据变换952A.2)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段954B。当U＝0且MOD字段1042包含00、01或10(表明存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段952B且β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段954C。
当U＝1时，α字段952(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段952C。当U＝1且MOD字段1042包含11(表明无存储器访问操作)时，β字段954的一部分(EVEX字节3，位[4]–S0)被解释为RL字段957A；当它包含1(舍入957A.1)时，β字段954的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段959A，而当RL字段957A包含0(VSIZE 957.A2)时，β字段954的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段1042包含00、01或10(表明存储器访问操作)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L1-0)和广播字段957B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图11是根据本发明的一个实施例的寄存器架构1100的框图。在所示出的实施例中，有32个512位宽的向量寄存器1110；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1000对这些覆盖的寄存器堆操作，如在以下表格中所示的。
换句话说，向量长度字段959B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段959B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式1000的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。
写掩码寄存器1115——在所示实施例中，有8个写掩码寄存器(k0到k7)，每一个的尺寸都是64位。在替代实施例中，写掩码寄存器1115的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。
通用寄存器1125——在所示实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)1145，在其上重叠了MMX紧缩整数平坦寄存器堆1150——在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。
本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核可以以不同方式、出于不同目的、在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图12A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图12B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图12A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、乱序发布/执行流水线和核。给定有序方面是乱序方面的子集的情况下，将描述乱序方面。
在图12A中，处理器流水线1200包括取出级1202、长度解码级1204、解码级1206、分配级1208、重命名级1210、调度(也称为分派或发布)级1212、寄存器读取/存储器读取级1214、执行级1216、写回/存储器写入级1218、异常处理级1222以及提交级1224。
图12B示出了包括耦合到执行引擎单元1250的前端单元1230的处理器核1290，且执行引擎单元和前端单元两者都耦合到存储器单元1270。核1290可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或其他核类型。作为又一选项，核1290可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、或图形核等等。
前端单元1230包括耦合到指令高速缓存单元1234的分支预测单元1232，该指令高速缓存单元1234耦合到指令转换后备缓冲器(TLB)1236，该指令转换后备缓冲器1236耦合到指令取出单元1238，指令取出单元1238耦合到解码单元1240。解码单元1240(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1240可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1290包括(例如，在解码单元1240中或否则在前端单元1230内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1240耦合至执行引擎单元1250中的重命名/分配器单元1252。
执行引擎单元1250包括重命名/分配器单元1252，该重命名/分配器单元1252耦合到引退单元1254和一个或多个调度器单元的集合1256。调度器单元1256表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1256耦合到物理寄存器堆单元1258。每个物理寄存器堆单元1258表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器堆单元1258包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器堆单元1258被引退单元1254所覆盖，以示出可实现寄存器重命名和乱序执行的多种方式(诸如，使用重排序缓冲器和引退寄存器堆、使用未来文件(future file)、历史缓冲器、引退寄存器堆、使用寄存器映射和寄存器池等等)。引退单元1254和物理寄存器堆单元1258耦合至执行群集1260。执行群集1260包括一个或多个执行单元1262的集合以及一个或多个存储器访问单元1264的集合。执行单元1262可执行多种操作(例如，移位、加法、减法、乘法)并可在多种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)上执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括仅一个执行单元或全部执行所有功能的多个执行单元。调度器单元1256、物理寄存器堆单元1258和执行群集1260被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器堆单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1264的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为乱序发布/执行，并且其余流水线可以为有序发布/执行。
存储器访问单元的集合1264耦合至存储器单元1270，该存储器单元包括数据TLB单元1272，该数据TLB单元耦合至数据高速缓存单元1274，该数据高速缓存单元耦合至第二级(L2)高速缓存单元1276。在一个示例性实施例中，存储器访问单元1264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1270中的数据TLB单元1272。指令高速缓存单元1234还耦合到存储器单元1270中的第2级(L2)高速缓存单元1276。L2高速缓存单元1276耦合至一个或多个其他级别的高速缓存，并最终耦合至主存储器。
作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线1200：1)指令取出1238执行取出和长度解码级1202和1204；2)解码单元1240执行解码级1206；3)重命名/分配器单元1252执行分配级1208和重命名级1210；4)调度器单元1256执行调度级1212；5)物理寄存器堆单元1258和存储器单元1270执行寄存器读取/存储器读取级1214；执行群集1260执行执行级1216；6)存储器单元1270和物理寄存器堆单元1258执行写回/存储器写入级1218；7)各单元可牵涉到异常处理级1222；以及8)引退单元1254和物理寄存器堆单元1258执行提交级1224。
核1290可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1290包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许许多多媒体应用所使用的操作利用紧缩数据来执行。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1234/1274以及共享L2高速缓存单元1276，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图13A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块中的一个(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑通信。
图13A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1302的连接及其第2级(L2)高速缓存的本地子集1304的框图。在一个实施例中，指令解码器1300支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1306允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1308和向量单元1310使用分开的寄存器集合(分别为标量寄存器1312和向量寄存器1314)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1306读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1304是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集1304的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1304中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1304中，并在必要的情况下从其他子集转储清除(flush)。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图13B是根据本发明的实施例的图13A中的处理器核的一部分的展开图。图13B包括L1高速缓存1304的L1数据高速缓存1306A部分，以及关于向量单元1310和向量寄存器1314的更多细节。具体地说，向量单元1310是16宽向量处理单元(VPU)(见16宽ALU 1328)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1320支持对寄存器输入的混合、通过数值转换单元1322A-B支持数值转换、并通过复制单元1324支持对存储器输入的复制。写掩码寄存器1326允许断言所得的向量写入。
图14是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1400的框图。图14中的实线框示出具有单个核1402A、系统代理1410、一个或多个总线控制器单元1416的集合的处理器1400，而虚线框的可任选附加示出具有多个核1402A-N、系统代理单元1410中的一个或多个集成存储器控制器单元1414的集合以及专用逻辑1408的替代处理器1400。
因此，处理器1400的不同实现可包括：1)CPU，其中专用逻辑1408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1402A-N是一个或多个通用核(例如，通用的有序核、通用的乱序核、这两者的组合)；2)协处理器，其中核1402A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1402A-N是大量通用有序核。因此，处理器1400可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1400可以是一个或多个基板的一部分，和/或可以使用多种工艺技术(诸如，BiCMOS、CMOS、或NMOS)中的任意技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个层级的高速缓存、一组或一个或多个共享高速缓存单元1406以及耦合到集成存储器控制器单元1414的集合的外部存储器(未示出)。共享高速缓存单元1406的集合可包括一个或多个中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上的组合。虽然在一个实施例中，基于环的互连单元1412将集成图形逻辑1408(集成图形逻辑1408是其示例，并且在本文中还被称为专用逻辑)、共享高速缓存单元1406的集合以及系统代理单元1410/集成存储器控制器单元1414互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，可以维护一个或多个高速缓存单元1406和核1402A-N之间的一致性(coherency)。
在一些实施例中，核1402A-N中的一个或多个能够实现多线程。系统代理1410包括协调并操作核1402A-N的那些组件。系统代理单元1410可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1402A-N以及集成图形逻辑1408的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核1402A-N在架构指令集方面可以是同构的或异构的；即，这些核1402A-N中的两个或更多个核可能能够执行相同的指令集，而其它核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图15-18是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其他执行逻辑的多个系统和电子设备一般都是合适的。
现在参见图15，所示是根据本发明的一个实施例的系统1500的框图。系统1500可以包括一个或多个处理器1510、1515，这些处理器耦合到控制器中枢1520。在一个实施例中，控制器中枢1520包括图形存储器控制器中枢(GMCH)1590和输入/输出中枢(IOH)1550(其可以在分开的芯片上)；GMCH 1590包括存储器和图形控制器，存储器1540和协处理器1545耦合到该存储器和图形控制器；IOH 1550将输入/输出(I/O)设备1560耦合到GMCH1590。可替代地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1540和协处理器1545直接耦合到处理器1510、以及在单一芯片中具有IOH 1550的控制器中枢1520。
在图15中以虚线表示附加的处理器1515的可选的性质。每一处理器1510、1515可包括本文中描述的处理核中的一个或多个，并且可以是处理器1400的某一版本。
存储器1540可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1520经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1595与(多个)处理器1510、1515进行通信。
在一个实施例中，协处理器1545是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器等等。在一个实施例中，控制器中枢1520可以包括集成图形加速器。
在物理资源1510、1515之间会存在包括架构、微架构、热、功耗特性等的一系列品质度量方面的各种差异。
在一个实施例中，处理器1510执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1510将这些协处理器指令识别为应当由附连的协处理器1545执行的类型。因此，处理器1510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1545。(多个)协处理器1545接受并执行所接收的协处理器指令。
现在参见图16，所示是根据本发明的实施例的第一更具体的示例性系统1600的框图。如图16所示，多处理器系统1600是点对点互连系统，且包括经由点对点互连1650耦合的第一处理器1670和第二处理器1680。处理器1670和1680中的每一个都可以是处理器1400的某一版本。在本发明的一个实施例中，处理器1670和1680分别是处理器1510和1515，而协处理器1638是协处理器1545。在另一实施例中，处理器1670和1680分别是处理器1510和协处理器1545。
处理器1670和1680被示为分别包括集成存储器控制器(IMC)单元1672和1682。处理器1670还包括作为其总线控制器单元的一部分的点对点(P-P)接口1676和1678；类似地，第二处理器1680包括P-P接口1686和1688。处理器1670、1680可以经由使用点对点(P-P)接口电路1678、1688的P-P接口1650来交换信息。如图16所示，IMC 1672和1682将处理器耦合到相应的存储器，即存储器1632和存储器1634，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1670、1680可各自经由使用点对点接口电路1676、1694、1686、1698的各个P-P接口1652、1654与芯片组1690交换信息。芯片组1690可以可选地经由高性能接口1692与协处理器1638交换信息。在一个实施例中，协处理器1638是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在两个处理器的外部但经由P-P互连与这些处理器连接，从而如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在该共享的高速缓存中。
芯片组1690可经由接口1696耦合到第一总线1616。在一个实施例中，第一总线1616可以是外围组件互连(PCI)总线或诸如PCI高速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图16所示，各种I/O设备1614可以连同总线桥1618被耦合至第一总线1616，总线桥1618将第一总线1616耦合至第二总线1620。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1615耦合到第一总线1616。在一个实施例中，第二总线1620可以是低引脚数(LPC)总线。各种设备可耦合到第二总线1620，包括例如键盘和/或鼠标1622、通信设备1627以及存储单元1628，诸如在一个实施例中可包括指令/代码和数据1630的盘驱动器或者其他大容量存储设备。此外，音频I/O 1624可以被耦合至第二总线1620。注意，其他架构是可能的。例如，代替图16的点对点架构，系统可以实现多分支总线或其他这类架构。
现在参考图17，所示为根据本发明的实施例的更具体的第二示例性系统1700的框图。图16和17中的相同部件用相同附图标记表示，并已从图17中省去了图16中的某些方面，以避免使图17的其他方面变得模糊。
图17示出处理器1670、1680可分别包括集成存储器和I/O控制逻辑(“CL”)1672和1682。因此，CL 1672、1682包括集成存储器控制器单元并包括I/O控制逻辑。图17示出不仅存储器1632、1634耦合至CL 1672、1682，I/O设备1714也耦合至控制逻辑1672、1682。传统I/O设备1715被耦合至芯片组1690。
现在参照图18，所示出的是根据本发明的实施例的SoC 1800的框图。在图14中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图18中，互连单元1802被耦合至：应用处理器1810，该应用处理器包括一个或多个核1402A-N的集合以及共享高速缓存单元1406，一个或多个核1402A-N的集合包括高速缓存单元1404A-N；系统代理单元1410；总线控制器单元1416；集成存储器控制器单元1414；一个或多个协处理器1820的集合，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1830；直接存储器存取(DMA)单元1832；以及用于耦合至一个或多个外部显示器的显示单元1840。在一个实施例中，协处理器1820包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、嵌入式处理器等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如图16中示出的代码1630)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态的有形安排，其包括存储介质，诸如，硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图19示出可使用x86编译器1904来编译利用高级语言1902的程序，以生成可由具有至少一个x86指令集核的处理器1916原生执行的x86二进制代码1906。具有至少一个x86指令集核的处理器1916表示能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：(1)英特尔x86指令集核的指令集的本质部分，或(2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1904表示用于生成x86二进制代码1906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1916上执行。类似地，图19示出可以使用替代的指令集编译器1908来编译利用高级语言1902的程序，以生成可以由不具有至少一个x86指令集核的处理器1914(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1910。指令转换器1912被用来将x86二进制代码1906转换成可以由不具有x86指令集核的处理器1914原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1912通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1906的软件、固件、硬件或其组合。

Claims (21)

1.一种装置，包括：
解码器，用于解码指令，所述指令具有用于第一源操作数和第二源操作数、和目的地操作数的字段；以及
执行电路，用于执行经解码的指令以对所述第一源操作数的被广播的紧缩数据元素执行算术操作并且将每个算术操作的结果存储在所述目的地操作数中，其中所述第一源操作数的要被广播的紧缩数据元素由存储在所述第二源操作数中的紧缩数据元素的值指定，其中所述算术操作由所述指令定义。
2.如权利要求1所述的装置，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是存储器位置。
3.如权利要求1所述的装置，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是紧缩数据寄存器。
4.如权利要求1所述的装置，其特征在于，存储在所述第二源操作数中的紧缩数据元素的值形成掩码。
5.如权利要求1所述的装置，其特征在于，为了执行经解码的指令，所述执行电路用于，对于所述目的地操作数的每个紧缩数据元素位置，使用来自所述第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到所述第一源操作数的紧缩数据元素位置的索引，生成来自所述第一源操作数的每个被索引的紧缩数据元素的每个值的所述算术操作的结果，并且将所述结果存储在所述目的地操作数的紧缩数据元素位置中。
6.如权利要求1所述的装置，其特征在于，所述算术操作是加法、减法、乘法和除法中的一个。
7.如权利要求1所述的装置，其特征在于，所述装置用于在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的所述指令属于所述第二指令集。
8.一种方法，包括：
解码指令，所述指令具有用于第一源操作数和第二源操作数、和目的地操作数的字段，以及
执行经解码的指令以对所述第一源操作数的被广播的紧缩数据元素求和并且将每个和的结果存储在所述目的地操作数中，其中所述第一源操作数的要被广播的紧缩数据元素由存储在所述第二源操作数中的紧缩数据元素的值指定。
9.如权利要求8所述的方法，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是存储器位置。
10.如权利要求8所述的方法，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是紧缩数据寄存器。
11.如权利要求8所述的方法，其特征在于，存储在所述第二源操作数中的紧缩数据元素的值形成掩码。
12.如权利要求8所述的方法，其特征在于，对于所述目的地操作数的每个紧缩数据元素位置，使用来自所述第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到所述第一源操作数的紧缩数据元素位置的索引，生成来自所述第一源操作数的每个被索引的紧缩数据元素的每个值的和，并且将所述和存储在所述目的地操作数的紧缩数据元素位置中。
13.如权利要求8所述的方法，其特征在于，来自所述目的地的初始值是在所述和生成中使用的另一输入。
14.如权利要求8所述的方法，其特征在于，进一步包括：
在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的所述指令属于所述第二指令集。
15.一种非瞬态机器可读介质，所述非瞬态机器可读介质存储指令，所述指令当由处理器执行时使所述处理器执行方法，所述方法包括：
解码指令，所述指令具有用于第一源操作数和第二源操作数、和目的地操作数的字段，以及
执行经解码的指令以对所述第一源操作数的被广播的紧缩数据元素求和并且将每个和的结果存储在所述目的地操作数中，其中所述第一源操作数的要被广播的紧缩数据元素由存储在所述第二源操作数中的紧缩数据元素的值指定。
16.如权利要求15所述的非瞬态机器可读介质，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是存储器位置。
17.如权利要求15所述的非瞬态机器可读介质，其特征在于，所述第一源操作数是紧缩数据寄存器，并且所述第二源操作数是紧缩数据寄存器。
18.如权利要求15所述的非瞬态机器可读介质，其特征在于，存储在所述第二源操作数中的紧缩数据元素的值形成掩码。
19.如权利要求15所述的非瞬态机器可读介质，其特征在于，对于所述目的地操作数的每个紧缩数据元素位置，使用来自所述第二源操作数的对应的紧缩数据元素的每个位位置的数据作为到所述第一源操作数的紧缩数据元素位置的索引，生成来自所述第一源操作数的每个被索引的紧缩数据元素的每个值的和，并且将所述和存储在所述目的地操作数的紧缩数据元素位置中。
20.如权利要求15所述的非瞬态机器可读介质，其特征在于，来自所述目的地的初始值是在所述和生成中使用的另一输入。
21.如权利要求15所述的非瞬态机器可读介质，其特征在于，进一步包括：
在解码之前将来自第一指令集的指令转换为第二指令集的指令，其中要被解码的所述指令属于所述第二指令集。
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