CN108267685A - 一种基于时序路径验证fpga接口时序的方法 - Google Patents

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Abstract

本申请发明一种基于时序路径验证FPGA接口时序的方法，该方法将静态时序仿真和功能仿真分开分别进行验证，然后通过计算分析，最后得到接口时序验证结果。本发明所述的验证方法显著提高了FPGA接口仿真验证的效率及时序路径覆盖率，尤其对FPGA异步接口信号的验证效果明显。

Description

一种基于时序路径验证FPGA接口时序的方法
技术领域
本发明涉及服务器接口测试领域，具体涉及一种基于时序路径验证FPGA接口时序的方法。
背景技术
随着集成电路技术不断发展，FPGA(Field Programmable Gate Array，现场可编程门阵列)在电路设计中的应用越发广泛。FPGA片内有大量的逻辑门和触发器，适合实现复杂的时序逻辑和数字电路。作为设计中的核心器件，FPGA需要与外围设备进行稳定可靠的数据通信，其接口时序的正确性直接影响了整个设备的可靠性，因此对关键路径的FPGA接口时序进行充分有效地测试一直是电路设计过程中的重要环节。
FPGA接口主要包括差分接口、复位接口、源同步接口及异步接口等。其中异步接口是指外部设备的输入信号与FPGA内部采样时钟无固定相位关系，此类接口信号多、时序路径复杂，因而成为测试的难点。FPGA接口时序验证的作用是保证FPGA工作在预定的极限环境下，接口时序依旧满足上下层系统接口时序要求。FPGA极限工作环境一般分为两类：一是高温低压的情况，此时内部信号传输延时最大，对建立时间影响较大；另一是低温高压，此时内部信号传输延时最小，对保持时间影响较大。
目前，传统对FPGA接口测试的方法以芯片参数为基础，通过时序仿真的方式来验证接口信号的建立时间和保持时间是否满足时序要求，此方法受限于时序仿真本身的局限性，存在不少缺点：首先时序仿真耗时较长，特别是针对大规模设计仿真时间更久；其次由于测试向量未必十分完备，时序仿真覆盖率很难达到100％。
为了提高FPGA接口时序验证效率和准确性，本申请发明了一种基于时序路径验证FPGA接口时序的方法，该验证方法基于时序路径，通过将静态时序仿真和功能仿真分开分别进行验证，然后计算分析，最后得到接口时序验证结果。这种验证方法显著提高了仿真验证的效率和时序路径的覆盖率。
发明内容
本发明所述的基于时序路径验证FPGA接口时序的方法，能够高效地完成FPGA接口时序的仿真验证。
本发明提出的验证方法主要包括以下步骤：
(1)进行静态时序分析，得到接口时序路径延迟；
(2)进行功能仿真，得到接口信号的标准波形；
(3)根据前面两步的结果再结合数据手册包含的接口信号延时信息，计算FPGA接口信号极限情况下的建立时间和保持时间，从而得到接口时序验证结果。
具体地，本申请请求保护一种基于时序路径验证FPGA接口时序的方法，其特征在于，该方法具体包括：
进行静态时序分析，得到接口时序路径延迟；
进行功能仿真，得到接口信号的标准波形；
根据前面两步的结果，计算FPGA接口信号极限情况下的建立时间和保持时间；
FPGA接口信号极限情况下的建立时间和保持时间均满足时序要求时，验证通过，否则验证不通过。
如上所述的基于时序路径验证FPGA接口时序的方法，其特征还在于，计算FPGA接口信号极限情况下的建立时间和保持时间是查询极限工作条件下接口信号的最大和最小延迟，再结合仿真数据来计算。
如上所述的基于时序路径验证FPGA接口时序的方法，其特征还在于，使用静态时序分析工具进行静态时序分析，得到接口时序路径延迟。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合具体实施例对本发明做进一步地详细描述：
本发明基于时序路径验证FPGA接口时序的方法主要包括以下步骤：
(1)进行静态时序分析，得到接口时序路径延
静态时序分析针对设计电路使用穷尽分析方法计算内部路径和外部接口路径的建立时间和保持时间，是针对大规模门级电路进行时序验证的有效方法，由于无需编写测试向量，静态时序分析验证时间远小于门级仿真时间，且测试路径覆盖率理论上可达100％。使用静态时序分析工具，可以得到FPGA接口时序路径的延迟。
(2)进行功能仿真，得到接口信号的标准波形
对FPGA设计进行功能仿真，验证功能的正确性，测试需覆盖接口的各类操作，从而得到接口信号的标准无延迟仿真波形。
由于功能仿真不包含延迟条件，仿真速度也较快。
(3)计算FPGA接口信号极限情况下的建立时间和保持时间，得到接口时序验证结果。
查询相关的数据手册得到极限工作条件下接口信号的最大和最小延迟，再结合前面两步的仿真数据，可以计算出FPGA接口信号极限情况下的建立时间和保持时间。
分析计算时，先找到关键路径，即路径延迟最大与最小的路径也是最容易发生时序违例的路径，计算该路径的建立时间和保持时间，只要关键路径在极限工作条件下建立时间和保持时间都能满足时序要求，那么整个接口时序就都满足时序要求。
建立时间是指时钟沿到来前，数据信号必须保持稳定的时间。
建立时间计算公式为T(建立)＝T(最小延迟)+T(异步信号最小同步时间)-T(最大延迟)。在计算时要选取对建立时间不利的极限工作条件即高温低压，这样算出来的建立时间大于零，则建立时间满足要求。
保持时间是指时钟沿到来后，数据信号必须保持稳定的时间。
保持时间计算公式为T(保持)＝T(最小延迟)+T(数据最小有效时间)-T(最大延迟)-T(异步信号最大同步时间)。
在计算时要选取对保持时间不利的极限工作条件即低温高压，这样算出来的保持时间大于零，则保持时间满足要求。
只有当FPGA接口信号极限情况下的建立时间和保持时间均满足时序要求时，才说明FPGA接口时序满足时序要求。
显而易见地，上面所示的仅仅是本发明的一个具体实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据上述实施例获得其他的技术方案，以及在本发明保护的范围内做出的等同变化均应落入本发明的保护范围内，都属于本发明保护的范围。
综上所述，本发明所述的基于时序路径验证FPGA接口时序的方法，将静态时序仿真和功能仿真分开分别进行验证；然后通过计算分析，最后得到接口时序验证结果。本发明所述的验证方法显著提高了FPGA接口仿真验证的效率及时序路径覆盖率，尤其对FPGA异步接口信号的验证效果明显。

Claims (3)

1.一种基于时序路径验证FPGA接口时序的方法，其特征在于，该方法具体包括：
进行静态时序分析，得到接口时序路径延迟；
进行功能仿真，得到接口信号的标准波形；
根据前面两步的结果，计算FPGA接口信号极限情况下的建立时间和保持时间；
FPGA接口信号极限情况下的建立时间和保持时间均满足时序要求时，验证通过，否则验证不通过。
2.如权利要求1所述的基于时序路径验证FPGA接口时序的方法，其特征还在于，计算FPGA接口信号极限情况下的建立时间和保持时间是查询极限工作条件下接口信号的最大和最小延迟，再结合仿真数据来计算。
3.如权利要求2所述的基于时序路径验证FPGA接口时序的方法，其特征还在于，使用静态时序分析工具进行静态时序分析，得到接口时序路径延迟。
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