CN108257935A - 单独的集成电路管芯之间的看似单片接口 - Google Patents

单独的集成电路管芯之间的看似单片接口 Download PDF

Info

Publication number
CN108257935A
CN108257935A CN201711212490.1A CN201711212490A CN108257935A CN 108257935 A CN108257935 A CN 108257935A CN 201711212490 A CN201711212490 A CN 201711212490A CN 108257935 A CN108257935 A CN 108257935A
Authority
CN
China
Prior art keywords
signal
integrated circuit
sampled
serial
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711212490.1A
Other languages
English (en)
Other versions
CN108257935B (zh
Inventor
D·W·门德尔
J·E·舒尔茨
K·迪威尔
H·吴
J·R·琼斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN108257935A publication Critical patent/CN108257935A/zh
Application granted granted Critical
Publication of CN108257935B publication Critical patent/CN108257935B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

从单独的集成电路管芯的角度来看，单独的集成电路管芯之间的看似单片接口可以看起来是并行的或异步的。然而，看似单片接口的信号实际上可以通过串行和/或同步通信在单独的管芯之间进行传送。在一种方法中，可以对存储在第一集成电路管芯上的第一并行接口中的多个信号进行采样。在一些情况下，至少一个信号可以比另一个信号被更频繁地采样。可以基于所采样的信号来生成串行信号。可以将串行信号发送到第二集成电路管芯上的对应的第二并行接口。

Description

单独的集成电路管芯之间的看似单片接口
交叉申请
以引用的方式并入了序列号为____[代理人档案号为A05129(ALTR:0164)]的美国专利申请“Interface Bridge Between Integrated Circuit Die”(集成电路管芯之间的接口桥接器)的全文。
技术领域
本公开内容涉及两个单独的集成电路管芯之间的接口桥接器，其中两个单独的集成电路管芯可以通过基于信号的延迟规范同步地发送异步信号来看起来像单片接口一样操作。
背景技术
本部分是要向读者介绍可能与本公开内容的各个方面有关的技术的各个方面，下文将描述和/或请求保护本公开内容的各个方面。相信这个讨论有助于向读者提供背景信息以便于更好地理解本公开内容的各个方面。相应地，可以理解的是，这些叙述应当据此来解读，而不应当被解读为承认是现有技术。
集成电路器件用于许多电子系统中。计算机、手持设备、便携式电话、电视机、工业控制系统、机器人技术和电信网络(仅举几例)都使用集成电路器件。可以使用光刻技术来形成集成电路器件，光刻技术将电路图案化到衬底晶圆上，该衬底晶圆被切割以形成许多(通常相同的)单个集成电路管芯。每个集成电路管芯可以包括许多不同的部件，例如可编程逻辑结构、数字或模拟信号传输电路、数字信号处理电路、专用数据处理电路、存储器等等。一般来说，不同的部件可以基于不同的基础技术。因此，集成电路器件的不同部件可以更好地适合于不同的开发周期或制造技术。例如，诸如现场可编程门阵列(FPGA)结构等可编程逻辑结构可以很好地缩放到更小的尺寸，并且因此可以极大地受益于更新的光刻技术。另一方面，诸如特定模拟信号传输电路等其它技术可能不能同样地缩放，而可能更好地适合于较早的制造技术。
为了能够更独立地开发集成电路器件的不同部件，一些部件可以被移出芯片外。代替单个单片设计，具有一些部件的第一集成电路管芯可以与具有其它部件的第二集成电路管芯分开制造。因此，可以使用不同的光刻技术或不同代的光刻来制造各种单独的集成电路管芯，并且可以根据不同的时间表来开发各种单独的集成电路管芯。然而，将部件分散到单独的管芯上可能是有代价的。即，在单独的第一集成电路管芯和第二集成电路管芯之间可能难以或不可能使用与可在单片接口中发现的导线数量相同的导线。
许多集成电路器件可以通过单片接口与同一集成电路的另一内部部件进行大量异步信号的传送。例如，连接到可编程逻辑器件结构的收发器部件可以通过单片并行接口传送各种异步状态或控制信号。然而，当单片集成电路器件被分散成不同的集成电路管芯时，可用于互连这些部件的导线可能更少。相应地，可能是不可行或不可能的像使用单片接口所做的那样通过固有的互连导线连接每个异步信号。
发明内容
下文对本文公开的特定实施例的概要进行了阐述。应该理解的是，提出这些方面仅仅是为了向读者提供这些特定实施例的简单概要，并且这些方面并不是要限制本公开内容的范围。实际上，本公开内容可以涵盖下文可能没有阐述的各个方面。
可以在单独的集成电路管芯之间提供看似单片接口(seemingly monolithicinterface)。从单独的集成电路管芯的角度来看，该看似单片接口可以如同该接口是单片接口一样进行操作。然而，实际上，看似单片接口的信号可以通过串行和/或同步通信在单独的管芯之间传送。通过根据信号的延迟规范对不同的信号进行采样，甚至可能同步传送看起来是异步或并行的信号。在一个示例中，信号可以存储在第一集成电路管芯上的第一并行接口中。可以以保持这些信号的异步性的外观的方式对信号进行采样。在一些情况下，这可以包括与采样另一信号相比更频繁地采样至少一个信号。可以基于所采样的信号来生成串行信号。串行信号可以被同步地和/或串行地发送到第二集成电路管芯上的对应第二并行接口。
可以针对本公开内容的各个方面对上文提到的特征做出各种改进。进一步的特征也可以被并入到这些各个方面中。这些改进和附加特征可以单独或以任何组合方式做出。例如，下文针对所示实施例中的一个或多个实施例所讨论的各个特征可以单独地或以任何组合方式并入到本发明的上述方面中的任何方面中。同样，上文提出的简单概要仅仅是要使读者熟悉本公开内容的实施例的特定方面和背景，而不限制所要求保护的客体。
附图说明
在阅读以下的具体实施方式并参考附图后，可以更好地理解本公开内容的各个方面，在附图中：
图1是根据实施例的使用接口桥接器的多管芯集成电路系统的示意性框图，其中从单独管芯的角度来看，该接口桥接器看起来是单片的；
图2是根据实施例的、图1的集成电路器件系统的一部分的示意性横截面图；
图3是示出了根据实施例的、图1的集成电路器件系统的电路的逻辑层的框图；
图4是示出了根据实施例的、如何从集成电路管芯的角度来看接口桥接器看起来是单片的框图；
图5是根据实施例的接口桥接器的串行化状态接口的框图，其中从集成电路管芯的角度来看，接口桥接器的串行化状态接口看起来是单片并行状态接口；
图6是示出了根据实施例的操作图5的串行化状态接口的源同步数据传输模式的框图；
图7是根据实施例的使用时分多路复用(TDM)发送延迟敏感的异步状态或控制信号的电路的框图；
图8是根据实施例的使用时分多路复用(TDM)接收延迟敏感的异步状态或控制信号的电路的框图；
图9是根据实施例的用于经由串行化状态接口发送异步信号的方法的流程图；
图10是根据实施例的用于经由串行化状态接口接收异步状态信号的方法的流程图；
图11是根据实施例的发送异步状态信号的示例的框图，其中与采样延迟不敏感的状态信号相比更频繁地采样延迟敏感的状态信号；
图12是根据实施例的串行化状态接口的另一示例的框图；
图13是根据实施例的用于捕获状态信号毛刺(glitch)的方法的流程图；
图14是根据实施例的能够根据图13的流程图捕捉毛刺的电路的策略级框图；
图15是示出了根据实施例的传送收发器数据信号的数据总线的源同步传输的框图；
图16是根据实施例的用于确保数据总线仅在稳定时被锁存的流程图的框图；以及
图17是根据实施例的可以执行图16的流程图的方法的电路的策略级框图。
具体实施例
下文将描述一个或多个具体实施例。为了提供对这些实施例的简要描述，在说明书中没有描述实际实施方式的所有特征。可以认识到的是，在任何这样的实际实施方式的开发中，如在任何工程或设计项目中一样，必须做出实施方式特有的许多决策，以便实现开发者的在实施方式之间可以是不同的特定目标，例如符合系统相关的约束和商业相关的约束。此外，可以认识到的是，这样的开发工作可能是复杂且耗时的，但是对于受益于本公开内容的普通技术人员而言仍然是承担设计、加工和制造的常规任务。
可以将多芯片系统表示为由以高效的方式在彼此之间传送信号的单独集成电路管芯所构成的3D或2.5D系统。3D互连包括将集成电路管芯堆叠在另一个的顶部上，而2.5D互连包括通过某种形式的桥接器来连接集成电路管芯，该某种形式的桥接器例如是硅中介层(interposer)、设置在衬底中的桥接器结构(例如，英特尔公司的嵌入式多管芯互连桥接器(EMIB))、或者从一个管芯到另一个管芯的直接连接。在3D或2.5D布置中，与多个管芯是单个单片集成电路管芯的一部分的情况下可用的连接数量相比，多个管芯之间的可用连接数量反而可能较少。然而，将集成电路管芯分散仍有很多原因。具体而言，诸如高速收发器中使用的模拟技术之类的一些技术可能不像其它电路(例如可编程逻辑器件(PLD)的可编程结构，例如现场可编程门阵列(FPGA)结构)那样容易地缩放到更新的光刻技术。然而，当分散不同的管芯时，它们之间曾经的单片通信可以用诸如本公开内容中描述的系统等高效接口桥接器接通信系统来代替。
可以在分散的、而不是单个单片集成电路器件的一部分的不同集成电路管芯之间获得集成电路管芯之间的高效通信。在一些情况下，可能期望保持集成电路管芯之间的通信，就好像它们按照单片解决方案进行连接那样。换言之，从每个单独的集成电路管芯的角度来看，看起来单片地连接成一个更大的集成电路管芯可能是有利的。
在包括诸如FPGA结构等可编程逻辑器件(PLD)结构的特定示例中，可以具有连接到第一主FPGA集成电路管芯的潜在的各种次级集成电路管芯。这些次级集成电路管芯可以包括收发器、数字处理电路、中央处理单元(CPU)子系统、并行输入/输出(I/O)卸载单元(off loading)、数字信号处理(DSP)阵列等。另外，能够使用从外部源(例如，网络设备或存储器设备)接收的编程指令集(配置位流)来配置可编程逻辑结构。因此，从用户的角度来看，本公开内容的接口桥接器可以看起来以与先前可用的单片解决方案相同的方式进行操作。
考虑到这一点，提供了用于在两个集成电路管芯之间提供接口桥接器的系统和方法。具体而言，在至少一些示例中，集成电路管芯中的一个可以包括可编程逻辑结构，例如FPGA结构。接口桥接器可以在不同管芯之间提供高效紧凑的互连。接口桥接器可以使用源同步连接来消除跨接口桥接器的同步交叉问题，其中使用基础管芯中的自适应逻辑使返回信号看起来是同步的。而且，接口桥接器可以作为分层协议来进行操作。换言之，接口桥接器可以使用硬物理输入/输出(I/O)层，该硬物理输入/输出(I/O)层在可由硬逻辑或软逻辑形成的高级协议层的控制下进行操作。如上所述，接口桥接器可以使得各种不同的集成电路管芯能够互连，该各种不同的集成电路管芯例如是收发器、用于数字协议处理的电路、CPU子系统、并行I/O卸载单元、以及其它数据处理卸载单元，例如DSP阵列或图形处理单元(GPU)处理器。
单片电路设计通常包括电路部件之间的宽并行接口，该宽并行接口在部件之间传送异步信号。例如，单片可编程逻辑器件可以通过可存储数百个异步状态或操作控制信号的并行状态接口与收发器部件通信。这些异步状态或控制信号涉及收发器或可编程逻辑结构或这两者的操作。然而，如上所述，可能期望将来自单片设计的特定部件分散到不同的集成电路管芯中。然而，当进行这一点时，从在采用了单片设计的部件之间传送异步信号的相同并行状态接口的每个单独集成电路管芯的角度来看也可能期望保持外观。
因此，本公开内容特别教导了两个单独的集成电路管芯之间的接口桥接器，其在两个集成电路管芯之间同步和/或串行地传送信号时保持了异步信号的异步性的外观。在一个示例中，可以将异步或看似异步状态或控制信号提供给并行接口。可以根据每个异步状态或控制信号的延迟敏感度以可变频率采样异步状态或控制信号。因此，例如，来自一个集成电路管芯的期望在另一集成电路管芯上相对更快速地被检测的高度延迟敏感的信号与较低延迟敏感信号相比以较高的频率被采样和发送。举例来说，可以在同步传输的每20个时隙对更高度延迟敏感的状态或控制信号采样和发送一次，而可以每100个时隙对较低延迟敏感的状态或控制信号采样和发送一次。附加地或可替换地，可以按照延迟敏感度对异步信号分组，并且可以通过集成电路管芯之间的分开的通信导线发送这些异步信号。举例来说，可以有10个特别高度延迟敏感的信号和90个较低延迟敏感的信号。可以通过第一导线对10个特别高度延迟敏感的信号采样和串行发送，并且可以通过第二导线对90个较低延迟敏感信号采样和串行发送。因为通过第二导线发送的信号较少，所以对10个特别高度延迟敏感的信号更频繁地采样和发送的频率可以为对90个较低延迟敏感信号进行采样和发送的频率的9倍。应该理解的是，这些示例仅仅是为了指导而提供的，并且实际的实施方式可以包括任何合适数量的信号。
考虑到这一点，示例性集成电路(IC)系统10包括连接到任何合适数量的次级集成电路(IC)管芯14的第一集成电路(IC)管芯12。第一IC管芯12和次级IC管芯14可以通过任何合适的导电桥接器进行连接，导电桥接器例如是硅桥接器16或设置在衬底中的桥接器结构(例如，英特尔公司的嵌入式多管芯互连桥接器(EMIB))或第一IC管芯12和次级IC管芯14之间的直接连接。第一IC管芯12和次级IC管芯14可以是任何合适的集成电路器件。在一个示例中，第一IC管芯12是包括可编程逻辑结构的集成电路器件，而次级IC管芯14是高速收发器。IC系统10可以受益于第一IC管芯12和次级IC管芯14的分隔性，这是因为这些管芯的基础技术可能不同。因此，它们可以以适合于每个管芯的技术的更模块化的方式被开发。
尽管下文提供的示例可以将第一IC管芯12称为可编程逻辑器件并且将次级IC管芯14称为高速收发器，但是其它类型的集成电路器件也可以从本公开内容中受益。这些可以包括数字处理电路、中央处理单元(CPU)子系统、并行输入/输出(I/O)卸载单元、数字信号处理(DSP)阵列等。
第一IC管芯12可以经由逻辑接口桥接器(IB)18通过硅桥接器16的物理芯片-芯片互连而连接到次级IC管芯14，其中该逻辑接口桥接器(IB)18对发送和接收信号的方式进行控制。换言之，如在本文中所使用的，接口桥接器18表示第一IC管芯12和次级IC管芯14之间的逻辑连接。接口桥接器18处理硅桥接器16的物理芯片-芯片互连之间的信号传输。
接口桥接器18可以允许片上配置网络(CNOC)20接口从第一IC管芯12延伸到次级IC管芯14。CNOC 20允许来自次级IC管芯14的配置信号进入第一IC管芯12以用于对第一IC管芯12的可编程逻辑结构进行编程。虽然如此，但应该理解，可以使用其它类型的集成电路管芯，该其它类型的集成电路管芯使用接口桥接器18的其它方面，但不提供CNOC 20，这是因为第一IC管芯12并不是在所有实施例中都包括可编程逻辑结构。当第一IC管芯12包含诸如FPGA结构等可编程逻辑结构时，接口桥接器18仍可以是特别有用的。
图2示出了IC系统10的沿着图1的切割线2-2的示意性横截面图。如在图2中可以看到的，硅桥接器16可以是中介层(如图所示)，或者可以是设置在衬底上的任何其它合适的硅桥接器(例如，互连桥接器，例如英特尔公司的嵌入式多管芯互连桥接器(EMIB))。在其它示例中，第一IC管芯12和次级IC管芯14可以通过堆叠的形式彼此直接连接。在图2所示的示例中，硅桥接器16表示中介层，该中介层使用由焊球30构成的球栅阵列(BGA)，该中介层可以电连接到其它电路，例如印刷电路板(PCB)(未示出)。第一IC管芯12和次级IC管芯14之间的物理互连通过相应的各自互连点32(此处，采取微凸块的形式)而进行，该相应的各自互连点32通过硅桥接器16内的芯片-芯片互连34而彼此耦合。
应该理解的是，图2表示一种2.5D布置，该2.5D布置使用硅桥接器16来连接第一IC管芯12和次级IC管芯14。在其它实施例中，第一IC管芯12和次级IC管芯14可以以3D布置的方式进行连接，在这种情况下，互连点32可以直接连接到另一IC。例如，次级IC管芯14可以堆叠在第一IC管芯12的顶部，并且互连点32可以直接连接到第一IC管芯12上的对应互连结构。
在2.5D或3D布置中，第一IC管芯12和次级IC管芯14可以通过相对于单片接口(即，如果第一IC管芯12和次级IC管芯14被图案化到单个单片集成电路管芯上)中可能的连接数量而言相对有限数量的物理连接进行通信。为了解决第一IC管芯12与次级IC管芯14之间的有限数量的物理连接，接口桥接器18可以通过有限数量的连接高效地传送各种类型的信号。
为了支持这一点，可以将接口桥接器18在逻辑上划分成若干逻辑层，如图3的层图50所示。具体而言，层图50示出了第一IC管芯12的不同逻辑层52和次级IC管芯14(当为次级IC管芯14时)的逻辑层54。图3的特定示例示出了当次级IC管芯14包括高速串行接口(HSSI)收发器电路并且第一IC管芯12包括现场可编程门阵列(FPGA)结构时可以存在的逻辑层。在逻辑上，接口桥接器18可以被理解为由第一IC管芯12上的物理输入/输出(I/O)层56A和高级IB协议层58A、以及次级IC管芯14侧的对应物理I/O层56B和高级IB协议层58B形成。物理I/O层56A和56B经由芯片-芯片互连34彼此物理连接。
IB I/O层56A和56B表示通过芯片-芯片互连34将信号发送到对应互连点或从对应互连点接收信号的物理层。因此，物理IB I/O层56A可以包括用于驱动信号通过芯片-芯片互连34和/或从芯片-芯片互连34接收信号的电路。一般而言，可以通过硬逻辑电路来实施物理IB I/O层56A和56B。然而，在一些实施例中，可以至少部分地通过已经被配置为作为物理IB I/O层操作的可编程结构来形成物理I/O层56A和/或56B。
高级IB协议层58A和58B分别表示对物理IB I/O层56A和56B的顶部上的物理操作进行操作的逻辑层，以使得通过接口桥接器18进行的通信尽可能无缝。换言之，当高级通信与接口桥接器18相互作用时，高级通信可以“看不见”IB协议层58A和58B的操作或物理IBI/O层56A和56B中发生的物理信号传输。从高级层的角度来看，IB 18可以看起来是不可见的(例如，“黑匣子”)。
一些高级逻辑层可以在第一IC管芯12上包括FPGA结构层60。FPGA结构层60可以通过接口桥接器18传送任何合适的逻辑控制，就如同FPGA结构60单片地连接到次级IC管芯14那样。例如，FPGA结构60可以使用经由IB 18上的源同步连接从次级IC管芯14接收的异步状态或控制信号来进行操作。
次级IC管芯14还可以包括诸如PCI express层62、数字协议层64和/或HSSI模拟层66等高级逻辑层。这些可以被理解为表示次级IC管芯14能够执行的各种功能或操作。在图3的特定示例中，这些功能表示HSSI收发器的操作能力。然而，当次级IC管芯14包括诸如存储器电路等其它电路时，其它功能可以代替这些逻辑层。例如，当次级IC管芯14包括存储器时，接口桥接器18的层56B和58B之外的其它逻辑层可以包括随机存取存储器(RAM)功能。当IC管芯14包括中央处理单元(CPU)时，高级逻辑层可以包括CPU数据处理功能。
当第一IC管芯12包括如由FPGA结构层60所示的可编程逻辑结构时，IB协议层58A可以包括配置(CONFIG)逻辑68。这可以包括例如防火墙或其它配置信号处理逻辑，以确保经由接口桥接器18接收的配置数据仅进入FPGA结构层60的安全部分(当这个经过授权时)。在一个实施例中，CONFIG逻辑68表示通向安全设备管理器(SDM)的专用路径，该安全设备管理器(SDM)用作访问FPGA结构层60的安全区域的防火墙(如图14所示并在下文进一步讨论的)。因为次级IC管芯14可以允许经由HSSI模拟层66、数字协议层64和/或PCI express层62发送配置信号，所以这些层和IB协议层58B可以包括配置逻辑70。配置逻辑70可以使配置信号能够被接收并且被发送到FPGA结构层60以到达IC管芯12。
如上所述，两个单独的集成电路管芯可以具有单独的电路部件。在这些单独的部件被组合成单个集成电路的先前单片设计中，这些部件将通过部件之间的内部单片接口进行通信。在一些情况下，这些单片接口可以传送异步信号。当集成电路管芯的单独部件被分散到两个不同的集成电路管芯(例如第一IC 12和次级IC 14)上时，有用的是可以保持相同类型的单片式通信，而不管第一IC 12和次级IC 14的分隔性。这可以提供第一IC 12和次级IC 14的集成电路中的电路之间通信的众所周知和一致的观感。换言之，即使第一IC 12和次级IC 14二者之间的实际通信可以是同步的和/或串行的，但从第一IC 12的角度来看，次级IC 14的电路看起来可以是通过异步单片接口来访问的。同样地，即使第一IC 12和次级IC 14二者之间的实际通信可以是同步的和/或串行的，但从次级IC 14的角度来看，第一IC12的电路看起来可以是通过熟悉的异步单片接口来访问的。
图4是如从内部电路82(在次级IC 14中)的角度和从内部电路84(在第一IC 12中)的角度看到的这种看似单片接口80的框图。如图4所示，看似单片接口80看起来允许次级IC电路82和第一IC电路84经由看似单片并行状态接口86彼此异步通信。并行状态接口86包括保存异步状态或控制信号90的多个寄存器88。此处，并行状态接口86保存标记为0、1、2、3、……、N的N+1个状态或控制信号90。并行状态接口86看起来可以保存任何合适数量的状态或控制信号90，或者如可由在采用单片设计的两个电路部件之间发现的实际单片接口传送的其它类型的异步或者并行信号。实际上，如下文进一步讨论的，使用同步和/或串行通信来实现看似单片并行状态接口86，该看似单片并行状态接口86根据状态或控制信号90的延迟规范对这些状态或控制信号90进行采样和发送。由此，这保持了状态或控制信号90的表面上异步的特性，尽管发送状态或控制信号90是同步和/或串行的。
因此，应该认识到的是，图4中所示的看似单片接口80是要对从次级IC内部电路82和第一IC内部电路84的角度来看的这些部件之间的通信接口的逻辑外观的示意性表示。在一个示例中，第一IC内部电路84可以包括可编程逻辑器件结构和用于可编程逻辑器件结构的支持电路(例如，第一IC内部电路84可以包括现场可编程门阵列(FPGA)结构和用于支持它的电路)。次级IC内部电路82可以包括收发器，例如高速串行接口(HSSI)收发器。在这样的示例中，看似单片接口80可以以与采用单片设计的单片接口相当的方式允许次级IC内部电路82传送状态或控制信号90，例如上电复位(POR)、锁相环(PLL)锁定、先入先出(FIFO)下溢等等。
可使用看似单片接口80传送的状态或控制信号90的总数可以比可用的单独芯片-芯片互连34大得多。结果，集成电路10的IB 18可以通过根据特定优先级对异步信号进行采样，并基于优先级发送异步数据和控制信号90，从而保持信号的异步性外观来保持图4所示的看似单片接口80的逻辑外观。
在图5中，示出了可以实施看似单片接口80的电路的示例。在该示例中，在第一IC12侧，第一IC内部电路84可以与第一并行状态接口86A接口连接。例如，第一IC内部电路84可以从设置在第一IC 12上的本地并行状态接口86A的相应寄存器88读取状态或控制信号90或将状态或控制信号90写入到设置在第一IC 12上的本地并行状态接口86A的相应寄存器88中。可以具有对应的设置在次级IC 14上的本地第二并行状态接口86B，次级IC内部电路82可以从本地第二并行状态接口86B读取状态或控制信号90或将状态或控制信号90写入到相应寄存器88中。IB I/O层56A和56B和/或IB协议层58A或58B可以根据状态或控制信号90的优先级(例如，每个状态或控制信号90对延迟的敏感度)采样来自第一并行状态接口86A或第二并行状态接口86B的异步状态或控制信号90，并通过比单片接口所要使用的更少数量的、芯片-芯片互连34的通道发送状态或控制信号90。例如，可以有一百个或更多的被更新的状态或控制信号90通过芯片-芯片互连34的仅一个或几个通道往来于一个并行状态接口86A或86B与另一个并行状态接口86B或86A之间。
如图6所示，在一个示例中，第一IC 12和次级IC 14之间的通信通道可以使用源同步通信来进行操作。换言之，次级IC 14可以使用与第一IC 12所使用的时钟(例如，时钟2)不同的时钟(例如，时钟1)。然而，从次级IC 14的角度来看，第一IC 12与次级IC 14之间的通信的源同步性包括使IB 18所使用的接收数据时钟基于来自次级IC 14的时钟(例如，来自次级IC 14的时钟信号)。作为替代，在其它示例中，由IB 18使用的接收数据时钟可以基于第一IC 12的时钟(例如，时钟2)。当次级IC 14提供接收数据时钟(例如，来自次级IC 14的时钟信号)时，第一IC 12上的IB I/O层56A或IB协议层58A将使用接收数据时钟来接收和发送状态或控制信号以及接收数据时钟。换言之，IB I/O层56A或IB协议层58A可以接收来自次级IC 14的IB I/O层56B或IB协议层58B的接收数据时钟，并使用该时钟来恢复次级IC14发送的状态信号以及将状态信号发送给次级IC 14。从次级IC 14的角度来看，用于与第一IC 12通信的接收数据时钟是基于它自己的时钟的。
通过使用这种源同步串行通信，IB 18可以使用串行通信对往来于并行状态接口86A或86B中的一个与另一个之间的状态或控制信号90进行传送，同时保持状态或控制信号90的异步性的外观。在图7-10中，描述了次级IC 14的电路可以将状态或控制信号90发送到第一IC 12的电路的示例，但是应当理解，可以采用类似的电路来将状态或控制信号90从第一IC 12发送到次级IC 14。
图7示出了可用于实现图4的看似单片接口80的串行化状态接口的发送侧100。应当认识到的是，图7的电路是要对可用于执行本公开内容的方法的电路的类型的示意性表示，并且根据需要，可以具有比图7所示的部件更多或更少的部件。在图7的示例中，时分多路复用器102被控制以由循环控制逻辑104一次一个地选择状态或控制信号90中的特定状态或控制信号90，该循环控制逻辑104从串行发送器108接收串行加载信号106，从而生成选择信号110。循环控制逻辑104可以被实施为实现状态或控制信号90的选择顺序的硬逻辑或软逻辑。选择顺序可以与位于另一集成电路管芯上的类似接收电路达成一致。取决于第一IC管芯12或次级IC管芯14的操作，达成一致的选择顺序可以是固定的或者可以是动态的。
循环控制逻辑104还可以生成控制信号112以使得反转掩码(invert mask)114选择性地反转已由循环控制逻辑104选择的状态或控制信号90。一般而言，循环控制逻辑104可以使用控制信号112来使反转掩码114反转通常预期处于逻辑高(“1”)状态的特定状态或控制信号90。因此，当所有的状态或控制信号90都处于预期的状态或最可能的状态时，反转掩码114的最终输出将仅仅是可消耗较少的电力来进行发送的逻辑低(“0”)信号。这可以允许串行发送器108在串行数据帧116中发送一组低信号。
串行数据帧116可以包括某个数量的单个时隙118，该单个时隙118表示单个状态或控制信号90。在图7的示例中，串行数据帧116携带总数为M的状态或控制信号90。串行数据帧116的第一时隙118可以是一个或多个标志位(“F”)。串行发送器108可以生成作为一位或者多位的一个或多个标志位“F”，该标志位可以是串行数据帧116的第一位或者前几位，并且该标志位可以指示从1到M+1的余下M个时隙118的全部或者子集是否包含逻辑零。如下面将讨论的，这可以允许接收电路读取一个或多个标志位“F”并且确定是否读取串行数据帧116的接下来的任何其它时隙118，以便在状态或控制信号90都为逻辑低时进一步节省电力。这可以节省IB 18的发送侧和接收侧二者上的大量电力。串行发送器108还可以发送接收数据时钟(CLOCK)120以及串行数据帧116。
串行数据帧116和时钟信号120通过芯片-芯片互连34发送到串行化状态接口的接收侧140，如图8所示。接收侧140可以对状态或控制信号90进行接收、解复用并将其存储到接收集成电路管芯(例如，第一IC 12)的并行状态接口86A中。如上文参照图7所示的发送侧100所述，图8的电路是要对可用于执行本公开内容的方法的电路的类型的示意性表示，并且根据需要，可以具有比图8所示的部件更多或更少的部件。
在图8中，具有已由串行化状态接口发送电路100串行化的状态或控制信号90的各个时隙118的串行数据帧116可以由串行接收器142接收。串行接收器142还对接收数据时钟120进行接收。串行接收器142可以读取标志位“F”并确定是否继续读取串行数据帧116的余下部分。串行接收器142生成去往循环控制逻辑146的寄存器读取信号144，该循环控制逻辑146用于从串行数据帧116中解复用串行数据。循环控制逻辑146由此生成去往反转掩码150的控制信号，该反转掩码150基于状态或控制信号90的达成一致的选择顺序对反转掩码114的反转进行翻转。循环控制逻辑146还为一个或多个解复用器154生成选择信号152以解复用所接收的串行化状态或控制信号90，以便于存储在并行状态接口86A中。
图9和图10是用于实现从并行状态接口86B到86A的异步信号的时分多路复用的方法的流程图。具体而言，图9描述了通过串行连接来发送异步状态或控制信号90，而图10描述了串行化状态或控制信号90的接收。具体而言，当以循环方式采样诸如并行状态接口86B的状态或控制信号90等异步信号(块162)时，图9的流程图160开始。可以使用任何合适的电路来做到这一点，包括上文参考图7所描述的电路。状态或控制信号90中的特定状态或控制信号可以更频繁地改变，或者可以对第一IC 12的操作具有更大的影响。因此，可以以更高的频率对这些较高优先级的状态或控制信号90进行采样。例如，可以串行数据帧116的每20个时隙118对较高优先级的状态或控制信号90采样一次，而可以每100个时隙118对较低优先级的信号采样一次。状态或控制信号90被采样的顺序也可以根据预期这些信号通常是逻辑低(“0”)还是逻辑高(“1”)而变化。为了效率，可以将这些分组在一起。实际上，可以使用反转掩码来反转已经被采样并且预期为逻辑高(“1”)的状态或控制信号90(块164)。因为串行发送器可以发送更多的逻辑低和更少的逻辑高，因此这可以降低串行通信的电力消耗。
另外，状态或控制信号可以被串行化为串行数据帧116，该串行数据帧116具有指示串行数据帧116的后续时隙118中的任何信号是否偏离零的一个或多个初始标志位“F”(块166)。可以将一个或多个串行数据帧116串行地发送到接收集成电路管芯(块168)。
图10的流程图180表示用于接收包含状态或控制信号90的串行信号的方法。即，接收集成电路管芯(例如，第一IC 12)可以从另一IC(例如，次级IC 14)接收串行数据帧116(块182)。当一个或多个标志位“F”被置位时，可以读取串行帧116；否则，不可以读取串行数据帧116的余下时隙118，并且可以推断是全部为零的信号。串行接收器142由此可以接收在串行数据帧中发送的状态或控制信号90(块184)。可以将反转掩码(例如，反转掩码150)应用于通常预期为1的接收数据信号(块186)。应该认识到的是，可以根据先前达成一致的选择顺序来应用反转掩码。可以将现在重构的状态或控制信号90存储到接收集成电路管芯(例如，IC 12)的本地并行状态接口(例如，并行状态接口86A)中(块188)。这可以保持异步状态或控制信号90的异步性的外观，同时通过两个单独的IC管芯之间(例如，第一IC 12和次级IC 14之间)的串行化通信来传送它们。
串行化状态接口传输的采样顺序的示意性示例如图11的框图200所示。图11的示例仅包括五个状态或控制信号90。然而，实际上，应该理解，可以在实际实施方式中使用任何合适数量的状态或控制信号，或任何其它形式的期望传送的异步信号。如图11所示，串行数据帧116可以包括一定数量的单独时隙t0、t1、t2、...、tM+1。在图11中，标记为“状态信号0”和“状态信号1”的状态或控制信号90与余下的状态或控制信号90相比对延迟更敏感。例如，对于诸如复位信号或FIFO下溢信号等信号而言，就是这种情况。实际上，一些延迟敏感的信号可以具有从几纳秒到500毫秒量级的延迟敏感度。因此，可以以较高的频率采样标记为“状态信号0”和“状态信号1”的状态或控制信号90，以确保它们被更快地更新。可以不太频繁地采样余下的信号。
此外，尽管图11将标记为“状态信号0”和“状态信号1”的状态或控制信号90示出为在同一串行数据帧116内被更快速地采样，但应当认识到的是，可以在多个串行数据帧116上进行这一点。例如，可以每(被发送的)串行数据帧116或每隔一个串行数据帧116对标记为“状态信号0”和“状态信号1”的更延迟敏感的状态或控制信号90进行采样，而可以仅每隔一个串行数据帧116或仅在一定倍数的串行数据帧116处对余下的状态或控制信号90进行采样。
图12是可用于串行化状态接口的电路的另一示例。在图12的示例中，串行化状态接口发送电路220包括分开的多路复用器222和224，它们分别用于较高优先级的状态或控制信号90和较低优先级的状态或控制信号90。循环控制逻辑226基于来自串行发送器230的串行加载信号228，该循环控制逻辑226可以使用选择信号232和234来使较高优先级的信号90与较低优先级的状态或控制信号90相比以更高的频率被选择和采样。循环控制逻辑226还可以生成反转控制信号235以控制反转掩码236并发送选择信号238以控制反转掩码240，这可以以与上文参考图7所讨论的相同方式进行操作。控制信号242可以作为选择信号在多路复用器244中选择是将较高优先级的状态或控制信号90还是较低优先级的状态或控制信号90提供给串行发送器230。可以认识到的是，代替所示的反转掩码236和240，可以通过将单个反转掩码放置在多路复用器244和串行发送器230之间而使用单个反转掩码。串行发送器230可以以与上文参考图7所讨论的串行发送器108的方式类似的方式对从多路复用器244获得的信号收集并发送到串行数据帧116的时隙118中。
对异步状态或控制信号90何时出现毛刺(即，比采样窗口更快地从预期值切换到不同值)进行识别可以是有价值的。因而，可以以捕捉这样的毛刺的方式对状态或控制信号90采样。例如，如图13的流程图260所示，对于采样窗口内已知是毛刺的信号而言，当毛刺状态出现时，可以在采样之间锁存该毛刺状态(块262)。如果毛刺没有出现，那么不锁存毛刺。作为替代，锁存数据信号。在任一情况下，可以对锁存的信号进行采样(块264)，并且这一锁存的数据信号被读取并可以通过串行化状态接口发送这一锁存的数据信号。在读取信号之后，可以复位毛刺检测逻辑(块266)，以等待未来的在下一个采样窗口内可能出现的毛刺。
图14提供了处于策略级的这样的毛刺检测电路280的示例，该毛刺检测电路280表示可用于采样被认为有可能是毛刺的状态或控制信号90的电路的类型。如图14所示，状态或控制信号90可以根据IC集成电路管芯之一(例如，次级IC 14)的本地时钟信号进行操作。在一个示例中，次级IC14可以是HSSI收发器。因此，可以根据HSSI时钟为状态信号90提供时钟控制，或者状态信号90可以是非时钟控制信号。单独的时钟284可以读取状态或控制信号90(例如，串行传输时钟“OSC_CLK”)。当状态信号90是时钟控制信号而不是非时钟控制信号时，OSC_CLK可以比HSSI_CLK快，并且是HSSI_CLK的一定倍数。同步寄存器286可以读取状态或控制信号90并将该信号提供给多路复用器288。
多路复用器288可以由采样逻辑290控制，该采样逻辑290从串行寄存器294接收寄存器加载(“SR_LOAD”)信号292并且确定是提供来自寄存器286的当前数据信号还是提供来自毛刺检测寄存器296的数据捕获信号(“D_CAPTURE”)。毛刺检测寄存器296可以初始地复位到状态或控制信号90的正常非毛刺状态，该状态可以是逻辑高或逻辑低，这取决于在包括OSC_CLK的几个边沿的采样窗口的开始处时正被采样的状态或控制信号90的类型。采样逻辑290可以将D_CAPTURE信号与来自寄存器286的输出进行比较。当这些值不同时，采样逻辑290可以将来自寄存器286的输出提供给毛刺检测寄存器296，以使毛刺检测寄存器296在采样窗口的剩余持续时间内被设置为毛刺状态。D_CAPTURE的值可以存储在串行寄存器中。因此，如果在采样窗口期间的正被采样的当前状态或控制信号90中没有毛刺，则串行寄存器294接收当前状态或控制信号90的正常状态。然而，如果在采样窗口中的任何点检测到任何毛刺，则串行寄存器294接收当前状态或控制信号90的毛刺状态。串行寄存器294可以提供这个信号来进行传输。
当通过IB 18正在传输数据总线(data bus)时仔细地锁存数据总线也可以是有益的。例如，如图15的数据传输框图300所示，次级IC 14可以包括用于收发器的逻辑，例如HSSI逻辑302，其可以从外部网络源接收HSSI数据信号304。可以使用IB I/O层56A或56B和/或IB协议层58A或58B通过源同步通信将HSSI数据信号304从次级IC 14传输到第一IC 12。
为了确保数据传输按照期望发生，IB I/O层56B或IB协议层58B可以根据图16的流程图320进行操作。即，可以以对应于第一时钟信号(例如，图15的“时钟”)的速率提供数据信号304，或者数据信号304可以是非时钟控制的(块322)。只有当数据信号304在接收时钟的一定阈值数量的周期(例如，三个周期)内稳定时，数据信号304才可以被锁存在数据总线上(块324)。当数据信号304是被时钟控制而不是非时钟控制时，接收时钟可以具有比第一时钟的频率快的任何合适的频率，其中该任何合适的频率是第一时钟的频率的一定倍数。
图17提供了策略级框图340，该策略级框图340示出了可用于实现这一点的电路的示例。HSSI逻辑302可以将HSSI数据304接收到内部数据总线上，HSSI数据304可以是非时钟控制的或者是以HSSI时钟进行时钟控制的。寄存器342或者任何合适数量的寄存器342可以用于以比HSSI时钟快的时钟(例如，OSC_CLK)的分开步长接收信号。当在轮询逻辑344中检测到所有寄存器342的输出都相同时，轮询逻辑344可以使多路复用器346将该信号输出到输出寄存器348，该输出寄存器348可以提供数据捕获信号(“D_CAPTURE”)。轮询逻辑344可以根据来自串行发送器352的寄存器加载信号(“SR_LOAD”)350进行该操作。串行发送器352可以输出要通过IB 18发送的稳定HSSI数据304。以这种方式，即使HSSI时钟稍有变化，数据304也可以更可能是稳定且准确的。
尽管在附图中已经以举例的方式示出并且已经在本文详细描述了特定实施例，但是本公开内容中阐述的实施例可以容许各种修改和替代形式。然而，可以理解的是，本公开内容并不是要限于所公开的特定形式。本公开内容将涵盖落入由以下所附权利要求限定的本公开内容的精神和范围内的所有修改、等同变换和替代方案。

Claims (22)

1.一种方法，包括：
对存储在第一集成电路管芯上的第一并行接口中的多个信号进行采样，其中，所述多个信号中的第一信号与所述多个信号中的第二信号相比被更频繁地采样；
基于所述多个信号来生成串行信号；以及
发送所述串行信号。
2.如权利要求1所述的方法，包括：
在第二集成电路管芯处接收所述串行信号；
基于所述串行信号来获得所述多个信号；以及
将所述多个信号存储在所述第二集成电路管芯上的第二并行接口中。
3.如权利要求2所述的方法，其中，所述第二并行接口与所述第一并行接口基本相同。
4.如权利要求2所述的方法，其中，将所述多个信号存储在所述第二并行接口的第二缓冲器中，所述第二缓冲器对应于所述第一并行接口的等同缓冲器。
5.如权利要求2所述的方法，其中，足够频繁地采样所述多个信号中的每一个信号以看起来与所述第二集成电路基本上异步。
6.如权利要求1所述的方法，其中，所述多个信号中的所述第一信号与所述多个信号中的所述第二信号相比具有较高的延迟敏感度。
7.如权利要求1所述的方法，其中，对所述多个信号中的所述第一信号进行采样的频率至少是对所述多个信号中的所述第二信号进行采样的频率的两倍。
8.如权利要求1所述的方法，其中，所述多个信号中的所述第一信号包括上电复位(POR)信号、锁相环(PLL)锁定信号或先入先出(FIFO)下溢信号。
9.如权利要求1所述的方法，其中，对所述多个信号进行采样包括：在采样时间段内，检测在所述多个信号中的至少一个信号中出现的毛刺，在所述采样时间段内对该信号进行第一次和下一次采样。
10.如权利要求1所述的方法，其中，基于所述多个信号来生成所述串行信号包括：将反转掩码应用于所采样的多个信号以反转通常处于逻辑高的信号，从而使得当所有所采样的多个信号处于通常的逻辑电平时，所述串行信号将至少大部分为逻辑低。
11.一种集成电路器件，包括：
第一集成电路，包括：
第一并行缓冲器，所述第一并行缓冲器具有第一多个缓冲器，其中，所述第一多个缓冲器存储第一多个信号；
第一控制器，所述第一控制器使所述第一多个信号被采样，其中，以第一采样速率采样所述第一多个信号中的第一信号，并且以第二采样速率采样所述第一多个信号中的第二信号，其中，所述第一采样速率是比所述第二采样速率高的频率；以及
串行化电路，所述串行化电路基于所采样的信号来生成串行信号。
12.如权利要求11所述的集成电路器件，包括反转掩码，所述反转掩码对所采样的信号中的预期为逻辑高的信号进行反转。
13.如权利要求11所述的集成电路器件，其中，所述串行化电路被配置为生成所述串行信号中的标志，其中，所述标志指示所述串行信号的串行数据帧的多个时隙是否要由接收所述串行信号的接收器读取，其中，所述多个时隙包含对所采样的信号的表示。
14.如权利要求11所述的集成电路器件，其中，将所采样的信号放置到一个或多个串行数据帧的相应时隙中，其中，所述多个信号中的所述第一信号与所述多个信号中的所述第二信号相比在所述时隙中更频繁地出现。
15.如权利要求11所述的集成电路器件，包括：
第二集成电路，包括：
解串行化电路，所述解串行化电路基于所述串行信号来获得所采样的信号；
第二并行缓冲器，所述第二并行缓冲器具有第二多个缓冲器；以及
第二控制器，所述第二控制器使所采样的信号被存储到所述第二多个缓冲器中，以使得所述第二多个缓冲器存储所述第一多个信号。
16.如权利要求15所述的集成电路器件，其中，当所述串行信号中的标志指示所述串行信号的串行数据帧的所有多个时隙都包含相同的值时，所述第二集成电路的所述解串行化电路不读取对应于所述多个时隙的部分所述串行信号，并且将对应于所述多个时隙的所采样的信号生成为具有相同值的信号。
17.如权利要求15所述的集成电路器件，其中，所述第一采样速率使所述第一多个信号中的所述第一信号被足够快地采样并且所述第二采样速率使所述第一多个信号中的所述第二信号被足够快地采样，以使得两个信号看起来与所述第二集成电路基本上异步。
18.一种方法，包括：
将第一信号接收到采样电路中，其中，将所述采样电路时钟控制到第一时钟；以及
使用所述采样电路对所述第一信号进行采样，其中，在包括所述第一时钟的多个边沿的采样窗口上对所述第一信号进行采样，其中，至少部分地通过以下步骤采样所述第一信号：
(A)在所述第一时钟的当前边沿检测所述第一信号的状态，其中，所述第一信号的所述状态包括正常状态或毛刺状态；
(B)当所述第一信号的所述状态是毛刺状态时，将所述第一信号的所述状态存储到第一寄存器中，其中，所述第一寄存器最初存储所述正常状态；
在所述采样窗口上重复(A)和(B)；
将所述第一寄存器输出到采样寄存器中；以及
复位所述第一寄存器以存储所述正常状态。
19.如权利要求18所述的方法，其中，当所述第一寄存器的输出不同于所述第一信号的所检测到的状态时，存储所述毛刺状态，其中，当所述第一寄存器被置位时，所述第一寄存器存储所述毛刺状态，而当所述第一寄存器被复位时，所述第一寄存器存储所述正常状态。
20.如权利要求18所述的方法，其中，将所述第一信号时钟控制到第二时钟，其中，所述第一时钟比所述第二时钟快。
21.如权利要求18所述的方法，其中，所述第一信号包括非时钟控制信号。
22.一种方法，包括：
将第一信号接收到采样电路中，其中，将所述采样电路时钟控制到第一时钟；以及
使用所述采样电路对所述第一信号进行采样，其中，在包括所述第一时钟的多个边沿的采样窗口上对所述第一信号进行采样，其中，至少部分地通过以下步骤采样所述第一信号：
在所述第一时钟的边沿处对所述第一信号的当前状态进行定义次数的检测；
当对所述定义次数的检测而言所述当前状态都是相同时锁存所述第一信号；以及
将所锁存的信号输出到采样寄存器中。
CN201711212490.1A 2016-12-28 2017-11-28 单独的集成电路管芯之间的看似单片接口 Active CN108257935B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/392,209 2016-12-28
US15/392,209 US10439639B2 (en) 2016-12-28 2016-12-28 Seemingly monolithic interface between separate integrated circuit die

Publications (2)

Publication Number Publication Date
CN108257935A true CN108257935A (zh) 2018-07-06
CN108257935B CN108257935B (zh) 2023-08-01

Family

ID=60888104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711212490.1A Active CN108257935B (zh) 2016-12-28 2017-11-28 单独的集成电路管芯之间的看似单片接口

Country Status (3)

Country Link
US (3) US10439639B2 (zh)
EP (1) EP3343772A1 (zh)
CN (1) CN108257935B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116048453B (zh) * 2023-01-19 2023-08-08 中国科学院近代物理研究所 一种基于fpga的多通道触发异步调度系统及方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353032A (en) * 1980-06-02 1982-10-05 Tektronix, Inc. Glitch detector
US4852088A (en) * 1987-04-03 1989-07-25 Advanced Micro Devices, Inc. Packet-at-a-time reporting in a data link controller
US5251319A (en) * 1989-04-07 1993-10-05 Koden Industry Co., Ltd. Optical transmission apparatus for digital devices
US6327259B1 (en) * 1998-06-01 2001-12-04 Advanced Micro Devices, Inc. Flexible placement of serial data within a time divisioned multiplexed frame through programmable time slot start and stop bit positions
US6895016B1 (en) * 1999-10-27 2005-05-17 Agere Systems, Inc. Method and apparatus for interfacing multiple data channels to a bus
US7162553B1 (en) * 2004-10-01 2007-01-09 Altera Corporation Correlating high-speed serial interface data and FIFO status signals in programmable logic devices
US20070070669A1 (en) * 2005-09-26 2007-03-29 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US20070156932A1 (en) * 2005-11-25 2007-07-05 Shoichiro Kasahara Integrated circuit device and electronic instrument
US20100091537A1 (en) * 2006-12-14 2010-04-15 Best Scott C Multi-die memory device
EP2330514A1 (en) * 2009-12-07 2011-06-08 STMicroelectronics (Research & Development) Limited An integrated circuit package
US20130007570A1 (en) * 2011-06-29 2013-01-03 Lsi Corporation Low Latency Multi-Detector Noise Cancellation
US20130278295A1 (en) * 2012-04-23 2013-10-24 Georgia Tech Research Corporation Apparatuses for measuring high speed signals and methods thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107651A (en) * 1976-11-08 1978-08-15 Hewlett-Packard Company Glitch detector
DE3583819D1 (de) * 1984-05-21 1991-09-26 Matsushita Electric Ind Co Ltd Verfahren und vorrichtung zur erzeugung eines lauflaengenbegrenzten kodes.
US5222105A (en) * 1991-04-30 1993-06-22 Allied-Signal Inc. Opto-electronic interface for decoding wave division multiplexed manchester gray coded binary signals
US5886582A (en) * 1996-08-07 1999-03-23 Cypress Semiconductor Corp. Enabling clock signals with a phase locked loop (PLL) lock detect circuit
US6501766B1 (en) * 1998-03-30 2002-12-31 Northern Telecom Limited Generic bus system
GB2339035B (en) * 1998-04-29 2002-08-07 Sgs Thomson Microelectronics A method and system for transmitting interrupts
US6378109B1 (en) * 1999-07-15 2002-04-23 Texas Instruments Incorporated Method of simulation for gate oxide integrity check on an entire IC
US6859466B1 (en) * 2000-02-29 2005-02-22 Hughes Electronics Corporation Physical layer header for packet data
US7051137B2 (en) * 2002-10-31 2006-05-23 Intel Corporation Event delivery
US7266128B1 (en) * 2002-12-06 2007-09-04 Integrated Device Technology, Inc. Time-slot interchange switches having efficient block programming and on-chip bypass capabilities and methods of operating same
JP4102289B2 (ja) * 2003-11-07 2008-06-18 株式会社日立製作所 情報記録方法、情報記録装置及び評価装置
JP4963088B2 (ja) * 2007-07-13 2012-06-27 インターナショナル・ビジネス・マシーンズ・コーポレーション データをキャッシュする技術
US7930609B2 (en) * 2007-09-18 2011-04-19 Renesas Electronics Corporation Apparatus and method for verifying target circuit
US8880968B2 (en) 2011-04-26 2014-11-04 Texas Instruments Incorporated Interposer having functional leads, TAP, trigger unit, and monitor circuitry
JP5541234B2 (ja) * 2011-06-08 2014-07-09 株式会社デンソー トランシーバ
US8548071B2 (en) 2011-07-19 2013-10-01 Xilinx, Inc. Integrated circuit enabling the communication of data and a method of communicating data in an integrated circuit
US8842034B1 (en) 2013-02-06 2014-09-23 Xilinx, Inc. Resistor network implemented in an integrated circuit
US9720038B2 (en) 2013-05-24 2017-08-01 Mentor Graphics, A Siemens Business Method and circuit of pulse-vanishing test
US9647674B2 (en) * 2015-04-08 2017-05-09 Microsemi Semiconductor Ulc Apparatus for generating clock signals having a PLL part and synthesizer part with programmable output dividers
US10079916B2 (en) * 2015-08-13 2018-09-18 Advanced Micro Devices, Inc. Register files for I/O packet compression
US9595495B1 (en) 2015-09-28 2017-03-14 Altera Corporation Multi-level signaling for on-package chip-to-chip interconnect through silicon bridge

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4353032A (en) * 1980-06-02 1982-10-05 Tektronix, Inc. Glitch detector
US4852088A (en) * 1987-04-03 1989-07-25 Advanced Micro Devices, Inc. Packet-at-a-time reporting in a data link controller
US5251319A (en) * 1989-04-07 1993-10-05 Koden Industry Co., Ltd. Optical transmission apparatus for digital devices
US6327259B1 (en) * 1998-06-01 2001-12-04 Advanced Micro Devices, Inc. Flexible placement of serial data within a time divisioned multiplexed frame through programmable time slot start and stop bit positions
US6895016B1 (en) * 1999-10-27 2005-05-17 Agere Systems, Inc. Method and apparatus for interfacing multiple data channels to a bus
US7162553B1 (en) * 2004-10-01 2007-01-09 Altera Corporation Correlating high-speed serial interface data and FIFO status signals in programmable logic devices
US20070070669A1 (en) * 2005-09-26 2007-03-29 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US20070156932A1 (en) * 2005-11-25 2007-07-05 Shoichiro Kasahara Integrated circuit device and electronic instrument
US20100091537A1 (en) * 2006-12-14 2010-04-15 Best Scott C Multi-die memory device
EP2330514A1 (en) * 2009-12-07 2011-06-08 STMicroelectronics (Research & Development) Limited An integrated circuit package
US20130007570A1 (en) * 2011-06-29 2013-01-03 Lsi Corporation Low Latency Multi-Detector Noise Cancellation
US20130278295A1 (en) * 2012-04-23 2013-10-24 Georgia Tech Research Corporation Apparatuses for measuring high speed signals and methods thereof

Also Published As

Publication number Publication date
US11075648B2 (en) 2021-07-27
US10439639B2 (en) 2019-10-08
US20220190843A1 (en) 2022-06-16
US20180183463A1 (en) 2018-06-28
EP3343772A1 (en) 2018-07-04
US20200028521A1 (en) 2020-01-23
CN108257935B (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
US10014865B2 (en) Clock management block
US6650141B2 (en) High speed interface for a programmable interconnect circuit
US8488623B2 (en) Scalable interconnect modules with flexible channel bonding
CN1909439B (zh) 可编程逻辑器件集成电路上用于高速串行数据接收机的解串器
US7849237B2 (en) Semiconductor integrated circuit and semiconductor device with the same
JP2009543472A (ja) 集積回路のための再構成可能論理ファブリックおよび再構成可能論理ファブリックを構成するためのシステムおよび方法
CN104239259B (zh) 用于与动态可重配置电路进行通信的桥接电路
CN108683536B (zh) 异步片上网络的可配置双模式融合通信方法及其接口
US11121715B2 (en) Coarse-grain programmable routing network for logic devices
US8593176B2 (en) One phase logic
CN106603442B (zh) 一种片上网络的跨时钟域高速数据通信接口电路
JP2677670B2 (ja) ２つのバス間における交差回路
CN108257935A (zh) 单独的集成电路管芯之间的看似单片接口
Ghidini et al. Lasio 3D NoC vertical links serialization: Evaluation of latency and buffer occupancy
Strano et al. A library of dual-clock FIFOs for cost-effective and flexible MPSoC design
US6747479B1 (en) Interface scheme for connecting a fixed circuitry block to a programmable logic core
Adetomi et al. Relocation-aware communication network for circuits on Xilinx FPGAs
CN101572538A (zh) 半导体装置
Wu et al. A 2 Gb/s 256* 256 CMOS crossbar switch fabric core design using pipelined MUX
EP2249255A1 (en) Data transfer apparatus and method, and semiconductor circuit
US6646466B1 (en) Interface scheme for connecting a fixed circuitry block to a programmable logic core
CN1592488B (zh) 恒定带宽tdm交换机中的可编程比特速率
Hollis et al. An area-efficient, pulse-based interconnect
Effiong et al. Design Exploration Framework for 3D-NoC Multicore Systems under Process Variability at RTL level
CN118937978A (zh) 一种3dic测试架构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20241008

Address after: California, USA

Patentee after: Altera Corp.

Country or region after: U.S.A.

Address before: California, USA

Patentee before: INTEL Corp.

Country or region before: U.S.A.

TR01 Transfer of patent right