CN108251890A - 具有减少的凹坑缺陷的iii-v半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及具有减少的凹坑缺陷的III‑V半导体结构及其形成方法。在一些实施方案中，所述方法可用于制造III‑V材料的半导体结构，如InGaN。通过调节诸如生长表面的温度的生长条件以产生过饱和区域，从而生长铟浓度在饱和区域以上的In‑III‑V半导体层，其中相对于饱和区域，In‑III‑V半导体层生长为具有减小的V形凹坑密度。

Description

具有减少的凹坑缺陷的III-V半导体结构及其形成方法
本发明是中国专利申请号为201280008784.1，发明名称为“具有减少的凹坑缺陷的III-V半导体结构及其形成方法”，申请日为2012年02月17日的进入中国的PCT专利申请的分案申请。
技术领域
本发明的实施方案一般涉及III-V半导体结构，以及形成III-V半导体结构的方法。
背景技术
III-V半导体材料，例如III-砷化物(例如砷化铟镓(InGaAs))、III-磷化物(例如磷化铟镓(InGaP))和III-氮化物(例如氮化铟镓(InGaN))，可在多种电子装置结构中使用。一些示例电子装置为转换结构(例如晶体管等)、发光结构(例如激光二极管、发光二极管等)、光接收结构(例如波导管、分离器、混合器、光电二极管、太阳能电池、太阳能子电池(subcell)等)，和/或微电子机械系统结构(例如加速器、压力传感器等)。含有III-V半导体材料的这种电子装置可用于多种应用中。例如，这种装置结构常用于产生一个或多个各种波长下的辐射(例如可见光)。由这种结构发射的光不仅可用于照明应用，还可用于例如媒体存储和检索应用、通讯应用、印刷应用、光谱应用、生物试剂检测应用，和图像投影应用。
更详细地，InGaN层可最初“假同晶”生长至下方的基材，从而使(例如通过原子力强制)InGaN层的晶格参数基本上匹配于其生长的下方基材的晶格参数。InGaN层与下方基材(例如GaN)之间的晶格失配可诱导InGaN层的晶格中的应变，并且该诱导应变可诱导应变能，所述应变能可随InGaN层厚度的增加而增加。当InGaN层的厚度随其连续生长而增加时，InGaN层中的应变能可增加，直至在通常称为“临界厚度”的厚度下，InGaN层可不再以假同晶的方式生长，并且可能发生应变松弛。InGaN层中的应变松弛可导致InGaN层的品质劣化。例如，InGaN层中的晶体品质的这种劣化可包括结晶缺陷(例如位错)的形成、InGaN层表面的粗糙化，和/或非均相材料组成的区域的形成。
在一些情况中，这些缺陷可导致装置失效。例如，缺陷可能足以显著，以导致发光二极管(LED)或激光二极管的P-N结的短路，使得发光装置无法产生所需的电磁能。
需要III-V半导体结构和形成这种III-V半导体结构的方法，所述III-V半导体结构具有降低的缺陷密度以增加由其形成的装置的品质。特别地，需要III-V半导体结构和形成它们的方法，所述III-V半导体结构包括与其他材料成合金的铟，以形成具有降低缺陷密度的含铟层，所述含铟层相对较厚，具有相对较高的铟浓度，或它们的组合。
发明内容
本发明的各个实施方案一般涉及III-V半导体结构，以及形成这种III-V半导体结构的方法。例如，在一些实施方案中，本发明包括氮化铟镓(InGaN)结构和形成InGaN结构的方法。
提供该发明内容来以简化的形式介绍概念的选择，所述概念在本发明的一些示例实施方案的如下详细描述中进一步描述。该发明内容不旨在确定所要求保护的主题的关键特征或必要特征，也不旨在用于限定所要求保护的主题的范围。
在一些实施方案中，本发明包括形成半导体结构的方法，其包括在基材上形成III-V半导体层，以及在所述III-V半导体层的生长表面上形成具有减小的V形凹坑密度的铟-III-V半导体层。通过在加工室中组合至少铟前体、与所述铟前体不同的III族元素前体，和V族元素前体，从而形成铟固相浓度在铟饱和区域(regime)以上的铟-III-V半导体层，所述加工室构造为具有铟过饱和区域，所述铟过饱和区域包括比铟饱和区域的相应室温更低的室温。
在另外的实施方案中，本发明包括生长氮化铟镓(InGaN)层的方法。将在III族分压下的III族元素前体引入加工室，所述加工室包括其上形成III-V半导体层的基材。将在V族分压下的V族元素前体引入所述加工室，并将在铟分压下的铟前体引入所述加工室。通过在加工室中产生铟过饱和区域而形成具有减小的V形凹坑密度和大于临界厚度的厚度的铟-III-V半导体层，所述铟过饱和区域包括比铟饱和区域的相应室温更低的室温。
在另外的实施方案中，本发明包括确定InGaN层的加工参数的方法。在一系列的相对于组合的III族元素压力的铟分压以及用于加工室的基本上恒定的温度和压力下，确定InGaN层的铟饱和区域。确定铟过饱和区域包括比铟饱和区域的生长表面温度更低的生长表面温度，其中所述铟过饱和区域足以在较高的铟固相浓度下产生减小的V型凹坑密度。
在另外的实施方案中，本发明包括一种半导体结构，其包括基材和在所述基材上形成的III-V半导体层。所述半导体结构也包括具有减小的V形凹坑密度和比来自铟饱和区域的铟固相浓度更大的铟固相浓度的InGaN层，其中所述InGaN层在铟过饱和区域中形成，所述铟过饱和区域具有比铟饱和区域的室温更低的室温。
根据如下详细描述，本发明的实施方案的另外的方面、细节和要素的替代组合将是显而易见的。
附图说明
参照在附图中说明的本发明的示例实施方案的如下详细描述，可更完全地理解本发明，在附图中：
图1为半导体结构的简化横截面图，并示出了其中形成的位错和V形凹坑，所述半导体结构具有基材、III-V半导体层和在III-V半导体层上形成的In-III-V半导体层；
图2为示出了In-III-V半导体层中的V形凹坑的简化等角图；
图3为根据本发明的另一实施方案的基材的简化横截面图，并示出了在其中形成的V形凹坑的减小的密度，所述基材具有III-V半导体层和在III-V半导体层上形成的In-III-V半导体层；
图4为铟固相浓度相对于铟气相浓度的图，以显示对于某些气相铟浓度的铟饱和区域；
图5为根据本发明的一个或多个实施方案铟固相浓度相对于铟分压的图，其显示了图4的饱和区域和超饱和区域；以及
图6A-6C为分别示出了根据本发明的一个或多个实施方案的铟固相浓度、V形凹坑密度和V形凹坑宽度相对于铟分压的图。
具体实施方式
本文呈现的说明不意在为任何特定材料、装置或方法的实际视图，而是仅为用于描述本发明的实施方案的理想化表示。
应了解，使用诸如“第一”、“第二”等的标识的对本文的要素的任何引用不限制哪些要素的数量或顺序，除非明确指出这种限制。当然，这些标识可作为区分两个或更多个要素或要素实例的一种便利方法而使用。因此，提及第一和第二要素不意味着这里仅可使用两个要素，或不意味着第一要素必须以某些方式先于第二要素。而且，除非另外指出，一组要素可包括一个或多个要素。
本文描述的要素可包括同一要素的多个实例。这些要素可一般地由数字标识(例如110)表示，并具体地由数字指示以及之后的字母标识(例如110A)表示或由数字指示之前加“破折号”(例如110-1)表示。为了便于如下描述，对于大部分部件，要素数字指示起始于其中引入或最完全讨论该要素的附图的号码。因此，例如，图1中的要素标识符主要为数字形式1xx，且图4中的要素主要为数字形式4xx。
如下描述提供了具体的细节，如材料类型和加工条件，以提供对本公开的实施方案及其实施的深入描述。然而，本领域技术人员将理解，可在不利用这些具体细节以及与常规制造技术结合的情况下实施本公开的实施方案。另外，本文提供的描述不构成用于制造半导体装置或系统的完整工艺流程。本文仅详细描述用以理解本发明的实施方案所必需的那些过程操作和结构。本文描述的材料可通过任何合适的技术形成(例如沉积或生长)，所述技术包括但不限于化学气相沉积(“CVD”)、等离子体增强化学气相沉积(“PECVD”)、原子层沉积(“ALD”)、等离子体增强ALD，或物理气相沉积(“PVD”)。尽管本文描述和显示的材料可作为层形成，但材料不限于层，并可以以其他三维构造形成。
如本文所用，术语“水平”和“竖直”限定了元件或结构相对于半导体结构(例如晶片、模具、基材等)的主平面或表面的相对位置而不论半导体结构的取向如何，并且是相对于所述结构的取向进行解释的正交维数。如本文所用，术语“竖直”意指并包括与半导体结构的主表面基本上垂直的维度，且术语“水平”意指与半导体结构的主表面基本上平行的维度。
如本文所用，术语“半导体结构”意指并包括在半导体装置形成中所用的任何结构。半导体结构包括，例如，模具和晶片(例如载体基材和装置基材)，以及包括彼此三维结合的两个或更多个模具和/或晶片的组件或复合结构。半导体结构也包括完全制造的半导体装置，以及在半导体装置的制造过程中形成的中间结构。半导体结构可包括导电材料、半导电材料、非导电材料(例如电绝缘体)，以及它们的组合。
如本文所用，术语“经加工的半导体结构”意指并包括包含一个或多个至少部分形成的装置结构的任何半导体结构。经加工的半导体结构为半导体结构的子集，并且所有经加工的半导体结构都是半导体结构。
如本文所用，术语“III-V半导体”意指并包括至少主要由来自元素周期表的IIIA族的一种或多种元素(例如B、Al、Ga、In和Ti)和来自元素周期表的VA族的一种或多种元素(例如N、P、As、Sb和Bi)组成的任何半导体材料。
如本文所用，术语“氮化铟镓”和“InGaN”意指具有InxGa1-xN的组成的氮化铟(InN)和氮化镓(GaN)的合金，其中0<x≤1。
如本文所用，术语“临界厚度”意指半导体材料层的平均总厚度，在该厚度下或超过该厚度时，假同晶生长中止，且层发生应变松弛。
如本文所用，术语“生长表面”意指可进行另外的半导体基材或层的生长的半导体基材或层的任何表面。
如本文所用，术语“位错”意指存在半导体材料的晶体结构的缺陷的半导体材料的区域，可通过例如在晶体结构内缺少的元素和在晶体结构内断裂的键的性质来表征。
如本文所用，术语“基本上”在本文用于指除了本领域通常预期的任何缺陷之外的完整的结果。
本发明的实施方案可适用于范围广泛的III-V半导体材料。例如，本发明的实施方案的方法和结构可适用于二重、三重、四重和五重形式的III-氮化物、III-砷化物、III-磷化物和III-锑化物。特定应用适合含有铟的III族-氮化物半导体的生长，如氮化铟镓(InGaN)。因此，仅为了简洁和便利而不为了限制，如下描述和附图反映了III-氮化物的共同特性，并特别集中于InGaN。
在III-氮化物材料体系中的实验证实，异质外延生长至临界厚度以上的厚度的InGaN层可发生应变松弛，以消除由于晶格失配而导致的晶格中的应变。当InGaN层中的应变松弛开始时，可掺入增加量的铟，这可在整个InGaN层的厚度上产生铟的不均匀浓度分布。例如，InGaN层可在接近层的生长表面处包括增加的铟百分比。对于至少一些应用，InGaN层中的这种不均匀的铟组成可能是不希望的。
实验也证实了InGaN层的应变松弛也可导致InGaN层的生长表面的粗糙化。这种表面粗糙化可能不利于使用InGaN层制备半导体装置。此外，实验已证实InGaN层的应变松弛可导致结晶材料中缺陷密度的增加。这种缺陷可包括例如位错和不均匀组成的区域(例如相分离区域)。
作为非限制性的例子，对于InGaN(III-氮化物材料)的情况，InGaN层可在下方基材上异质外延沉积，所述下方基材可能具有与上覆InGaN层的晶格不匹配的晶格。例如，InGaN层可沉积于包括氮化镓(GaN)的半导体基材上。GaN可具有大约的松弛(即基本上无应变)的面内晶格参数，且InGaN层可取决于相应的铟百分比含量而具有大约(对于7％铟，即In0.07Ga0.93N)、大约(对于15％铟，即In0.15Ga0.85N)，和大约(对于25％铟，即In0.25Ga0.75N)的松弛的面内晶格参数。
图1为半导体结构100的简化横截面图，并示出了在其中形成的位错(132和142)和V形凹坑150，所述半导体结构100具有半导体材料层130和在半导体材料层130上形成的铟-III-V半导体层140。半导体结构100可制造或提供为包括基材110。基材110可包括半导体材料，所述半导体材料可用作晶种层，以在作为半导体材料层130和铟-III-V半导体层140的制造的一部分的在所述晶种层上形成一个或多个另外的半导体材料层中使用。
半导体材料层130可附接至基材110，并由基材110承载。然而，在一些实施方案中，半导体层130可包括未设置于基材或任何其他材料上或不由基材或任何其他材料承载的半导体材料的自承主体层。
在一些实施方案中，半导体材料层130可包括半导体材料的外延层。举例而言而非限制性地，半导体材料层130可包括III-V半导体材料的外延层。作为非限制性的例子，III-V半导体层130可为GaN的外延层。
基材110可为例如如下的材料：氧化铝(Al2O3)(例如蓝宝石)、氧化锌(ZnO)、硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、镓酸锂(LiGaO2)、铝酸锂(LiAlO2)、氧化铝钇(Y3Al5O12)或氧化镁(MgO)。
任选地，一个或多个材料中间层(未显示)，如另一半导体材料层或一个或多个介电材料层，可设置于半导体材料层130与基材110之间。这种材料中间层可例如用作用于在其上形成半导体材料层130的晶种层，或用作用于将半导体材料层130结合至基材110的结合层(例如当难以或不可能直接在基材110上形成半导体材料层130时可能进行的那样)。另外，如果半导体材料层130包括极性晶体取向，则将半导体材料层130结合至基材110可能是所需的。在这种实施方案中，可使用结合过程来改变极性半导体材料的极性。
本文的附图并非按比例绘制，实际上，相比于基材110，III-V半导体层130可相对更薄。
当III-V半导体层130形成时，可能形成位错(132B和132D)。如图1所示，这些位错可为穿透位错，随着形成的层厚度的增加，所述穿透位错继续向上。换言之，一旦位错出现，则其往往随着层形成而扩展，并因此在III-V半导体层130的形成完成之后出现在III-V半导体层130的最终表面上。
可使用本领域已知的各种任何方法来降低III-V半导体层130中的位错密度。这些方法包括例如横向外延过生长(ELO)、悬空外延、原位掩模技术等。半导体材料层130可例如使用诸如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)的过程进行沉积。
图1也示出了在III-V半导体层130上的另外的III-V半导体材料140。作为非限制性的例子，另外的III-V半导体材料140可包括InGaN层140，或与另一类型的III-V半导体材料(磷化镓(GaP)和砷化镓(GaAs))组合的铟。与III-V半导体材料组合的铟的半导体层可在本文被称为铟-III-V半导体材料或铟-III-V半导体层140。
InGaN合金层在GaN模板(例如在蓝宝石110上的GaN 130)上生长出失配的晶格。在InGaN层140中的铟越多，则InGaN层140与GaN模板之间的晶格失配越大。通常，当储存于InGaN层140中的应变能大于成核位错的应变能时，晶格失配生长(即InGaN层140与GaN模板之间的失配)就与应变松弛相伴而生。对于以立方晶系排列的晶格，发生该晶格失配生长，但对于具有如GaN或InGaN或AlGaN的六方晶格结构的材料，该晶格失配生长更加复杂。
在六方层中，可能不存在造成位错的易滑动平面，因此，在位错成核发生之前在InGaN层140中可能会储存非常高的应变能。当达到松弛时，通过生长表面改性而发生塑性松弛。当生长表面为(0001)六方时，可能发生凹坑缺陷150。这些凹坑缺陷作为倒金字塔出现，并通常称为V形凹坑150，所述倒金字塔的顶点接近GaN次表面(subsurface)的位错(通常为穿透位错)。当InGaN层140生长时，倒金字塔也生长。当具有厚的InGaN层时，V形凹坑150可变得极大。
通常，较薄的InGaN层140可生长为具有极少或没有V形凹坑150。薄层可不达到发生应变松弛的厚度(即临界厚度)，因为InGaN层140中的应变能随着层厚度而增加。然而，对于一些应用，厚的InGaN层可能是希望的。因此，使用常规加工，V形凹坑150存在于更厚的InGaN层140中，且随着InGaN层140变得更厚，V形凹坑150变得更深且更宽。
除了较薄的InGaN层之外，如果铟浓度相对于镓浓度保持相对较低，则通常有可能形成相对不含V形凹坑的InGaN层。然而，许多应用需要厚的InGaN层、在InGaN层中高的铟浓度或它们的组合，所有这些均可导致深的宽的V形凹坑。
如所述，V形凹坑通常起始于位错，如在III-V半导体层130中作为132B合132D显示，并在铟-III-V半导体层140中作为142A和142E显示的穿透位错。当铟-III-V半导体层140生长时，V形凹坑(150A、150B、150D和150E)可从这些位错132形成并变得更大。V形凹坑也可起始于V形凹坑150C所示的初始位错。
这些深的V形凹坑150可在进一步加工以用于层转换(即经由智能剥离和结合过程)之后产生孔穴。V形凹坑150也可局部改变离子注入深度，并可导致分裂缺陷。另外，在具有凹坑的InGaN层上进行层转换之后的进一步再生长导致不利于LED装置的极深的凹坑。例如，如果V形凹坑150在整个InGaN层140上出现，则其可使LED装置的二极管部分短路，从而使得装置无法完成其预期功能。
图2为示出了在非限制性的例子In-III-V半导体层140中的V形凹坑150的非限制性的例子的简化等角图。在生长表面148上的开口的六方形状是由于InGaN的晶体结构生长。此外，由于晶体结构的生长，V形凹坑侧壁152从V形凹坑150开始形成之处的顶点155通向上方，使得V形凹坑150通常具有固定的宽度156与深度154的比例。因此，可基于V形凹坑的宽度156而准确估计V形凹坑150的深度154。
当铟-III-V半导体层130在III-V半导体层130上形成时，本发明的实施方案可降低所形成的V形凹坑150的数量、尺寸或它们的组合。该V形凹坑150的减少在本文也称为“减小的V形凹坑密度”和“V形凹坑的减小的密度”。因此，减小的V形凹坑密度可指代在给定表面积中更少的V形凹坑，在给定表面积中更小的V形凹坑，或在给定表面积中更少的V形凹坑和更小的V形凹坑的组合。
尽管不受限于V形凹坑形成的任何特定理论，但Shiojiri(M.Shiojiri,C.C.Chuo,J.T.Hsu,J.R.Yang,H.Saijo,J.Appl.Phys.99,073505(2006))提出，相比于生长表面148的{0001}基面，在作为V形凹坑侧壁152的{10-11}面上的生长速率不同。另外，V形凹坑侧壁152的{10-11}面可具有比生长表面148的{0001}基面更高的铟的粘附系数。因此，本发明的实施方案可通过在加工过程中增加铟在气相中的百分比而降低V形凹坑密度，在加工过程中增加铟在气相中的百分比可使在所形成的固体材料的生长表面148的{0001}基面上的铟浓度饱和，并同时在V形凹坑侧壁152的{10-11}面上允许更高的铟浓度，以促进InGaN在V形凹坑侧壁上生长。
图3为根据本发明的另一实施方案的半导体基材110的简化横截面图，并示出了在其中形成的V形凹坑的减小的密度，所述半导体基材110具有半导体材料层130和在半导体材料层130上形成的铟-III-V半导体层140。如图1那样，半导体结构100可制造或提供为包括基材110。基材110、半导体材料层130和铟-III-V半导体层140类似于图1中描述的那些。
然而，图3示出了常规的V形凹坑152A、152B和152C(即当使用常规加工时可形成的V形凹坑)。图3也示出了更小的V形凹坑(158A、158B和158C)，其产生根据本发明的一个或多个实施方案的V形凹坑的减小的密度。减小的V形凹坑158A和158C示出了分别源自穿透位错132B和132C的V形凹坑，以相对于使用常规加工方法所形成的V形凹坑152A和152C更慢的速率(即未达到那样大)生长。减小的V形凹坑158B示出了相对于使用常规加工方法直接由位错形成的V形凹坑152B更小的V形凹坑。
图4为铟固相浓度相对于铟气相浓度的图，以显示对于某些气相铟浓度的铟饱和区域。图4可由加工室中的实验获得，所述加工室具有相对恒定的温度、相对恒定的压力、相对恒定的总气体流量和相对恒定的晶片旋转速率。使用特定的镓流速，可改变铟流速以改变气相中的铟的百分比，如由x轴所示。在InGaN层中产生的固相中的铟的百分比作为气相中的铟的百分比的函数在y轴上显示。
在一些实施方案中，用于形成InGaN层的铟前体可包括例如三甲基铟(TMI)、三乙基铟(TEI)或它们的组合。在一些实施方案中，用于形成InGaN层的镓前体可包括例如三乙基镓(TEG)或其他合适的材料。在一些实施方案中，用于形成InGaN层的氮前体可包括例如氨(NH3)或其他合适的材料。
因此，对于一个实施方案：
气相中的铟％＝100*(TMI流量/(TMI流量+TEG流量)) (1)
最初，随着气相中的铟的百分比增加，固相中的铟的百分比成比例地增加，如片段410A所示。然而，达到拐点410B，其中气相中的铟的百分比的另外增加不会产生固相中的铟的百分比的增加，如片段410C所示。固相中铟浓度不随气相中铟浓度按比例增加的范围在本文中称为铟饱和区域。
图5为铟固相浓度相对于铟分压的图，其显示了图4的饱和区域和根据本发明的一个或多个实施方案的超饱和区域。
如本领域技术人员将认识到，由于在加工室中的各个不同气体，在加工室中的气体流速与分压相关。因此，气相中的铟浓度也可表示为：
气相中的铟％＝100*(PTMI/(PTMI+PTEG)) (2)
换言之，容易确定铟分压(PTMI)相对于总的III族分压(PTMI+PTEG)之间的关系，所述总的III族分压为铟分压和镓分压的加合。为了解释清楚，本文的大多数描述与分压相关；然而，本领域技术人员将理解这些描述也适用于相关的流速。
当然，可能存在其他惰性气体(例如氮气)和其他反应物，例如反应室中的掺杂剂。作为非限制性的例子，N-掺杂剂可包括含硅蒸气，例如硅烷(SiH4)，且P-掺杂剂可包括含镁蒸气，例如双(环戊二烯基)镁(Cp2Mg)。
在图5中，y轴示出了作为表示铟分压(在本文也称为气相中的铟浓度)的x轴的函数的固相中的铟的百分比(在本文也称为固相中的铟浓度)。
片段510A和510C示出了相对于气相中的铟浓度，固相中的铟浓度成比例的上升(510A)，之后是饱和区域，在所述饱和区域中，随着气相中铟浓度的增加，铟浓度保持相对恒定(510B)。
线条520示出了铟的过饱和区域，其中可获得相对于饱和区域更高的固相中的铟浓度。因此，如本文所用，术语铟过饱和区域意指加工室中的条件，所述条件配置为相对于使用上述饱和区域而在固相半导体层中形成的铟浓度，在所形成的固相半导体层中产生更高的铟浓度。
作为非限制性的例子，饱和区域可定义为给定的室压、生长表面温度、III族元素前体分压、V族元素前体分压，和铟前体分压。相对于饱和区域更高的铟前体的浓度或分压可产生过饱和区域，所述过饱和区域在所形成的半导体层中形成更高的铟浓度。
作为另一非限制性的例子，在由给定的生长表面温度、给定的室压、给定的晶片旋转速率以及铟前体、III族元素前体和V族元素前体的给定分压加合限定的饱和区域中，生长表面温度的降低可产生过饱和区域，从而生成固相生长条件，相对于饱和区域所获得的在形成的半导体层中的铟百分比，所述固相生长条件在形成的半导体层中产生更高的铟百分比。同样，在将温度保持在饱和区域温度下的同时，室压的增加或晶片旋转速率的改变可产生铟过饱和区域。
在线条520中，室参数(例如室压和晶片旋转速率)可保持相对恒定，并降低温度以产生铟过饱和区域。温度可确定为室温或生长表面温度。作为非限制性的例子，用于片段510A和510B的室温为约839℃，用于线条520的室温为约811℃。另外，III族前体(例如与镓前体组合的铟前体)与III族前体之间的相对浓度在V/III＝3560的比例下保持相对恒定。换言之，在一个实施方案中，当线条520从左向右移动时，TEG的分压可保持相对恒定，当TMI的分压增加时，氨的分压成比例地增加，以将V/III比例保持在约3560。
作为非限制性的例子，可使用约811℃的室温和相对于III族分压和变化的铟分压保持基本上恒定的V族分压(例如氨的分压)来产生线条530。换言之，在一个实施方案中，当线条530从左向右移动时，TEG和氨的分压可保持相对恒定，而TMI的分压增加。
更详细地，参见图3和5，铟前体向InGaN层140的流动可影响可用于在生长表面148和V形凹坑侧壁152上相互作用的铟物种的进入通量。铟可为高度挥发性的。在表面上，TMI将分解并释放金属(例如铟)，所述金属可掺入固体层或作为蒸气消散。在更高温度下，金属更有可能消散而非掺入。
因此，在铟掺入InGaN层140中与铟从InGaN层140解吸(在本文也称为解吸通量)之间存在权衡。通过降低温度或增加压力，可有利于掺入，以增加InGaN层140中铟的固相浓度。此外，当生长表面148达到饱和区域时，相对于生长表面148，具有不同生长面的V形凹坑侧壁152可接受更高的生长速率，这可产生减小的V形凹坑密度。
图6A-6C为分别示出了根据本发明的一个或多个实施方案的铟固相浓度、V形凹坑密度和V形凹坑宽度相对于铟分压的图。
如由图6A中的线条610可以看出，当气相中的铟浓度增加时，固相中的铟浓度也增加直至约94％的铟浓度。在该点处，气相浓度的增加导致更低的固相浓度。
如由图6B中的线条620可以看出，当气相中的铟浓度增加时，V形凹坑密度也增加直至约94％的铟浓度。在该点处，气相浓度的增加导致更低的固相浓度。
然而，如图6C中的线条630所示，当气相中的铟浓度增加时，V形凹坑宽度减小。图6C的点示出了平均V形凹坑宽度，而上方的线632和下方的线634示出了V形凹坑的3个σ(three-sigma)分布点。因此，当铟分压增加时，由给定面积上更少的V形凹坑、更小的V形凹坑，或由给定面积上V形凹坑的数量和那些V形凹坑的尺寸的组合可观察到减小的V形凹坑密度。
凹坑宽度为使用原子力显微镜(AFM)测量V形凹坑的优选方式，因为AFM尖端不足够尖锐以穿透V形凹坑的整个深度来准确测量深度。出于结晶学(例如(10-11)与(0001)面之间的角度)考虑，凹坑深度可由凹坑宽度计算(J.E.Northrup，L.T.Romano，J.Neugebaue，Appl.Phys.Lett.74(6)，2319(1999))。
还应注意到，使用极薄的InGaN层，V形凹坑可能存在，但检测不到，因为它们的宽度可能低于AFM的分辨率。
如前所述，许多应用需要厚的InGaN层、在InGaN层中高的铟浓度或它们的组合，所有这些均可导致深的宽的V形凹坑。本发明的一些实施方案对于在约6％至9％的范围内的固相铟浓度可产生减小的V形凹坑密度。另外，在一些实施方案中，对于约150纳米和可能高达约200纳米的相对较厚的InGaN层，可获得减小的V形凹坑密度。

Claims (14)

1.一种形成半导体结构的方法，其包括：
在基材上形成III-V半导体层；
通过在加工室中组合至少铟前体、与所述铟前体不同的III族元素前体，和V族元素前体，从而在III-V半导体层的生长表面上形成铟固相浓度在铟饱和区域以上并且具有减小的V形凹坑密度的铟-III-V半导体层，所述加工室构造为具有铟过饱和区域，所述铟过饱和区域包括比对应于铟饱和区域的室温更低的室温。
2.根据权利要求1所述的方法，其还包括形成厚度大于临界厚度的铟-III-V半导体层。
3.根据权利要求1所述的方法，其中形成具有减小的V形凹坑密度的铟-III-V半导体层还包括相对于来自铟-III-V半导体层的生长表面的铟的解吸通量，降低来自铟-III-V半导体层的V形凹坑侧壁的铟的解吸通量。
4.根据权利要求1所述的方法，其中形成具有减小的V形凹坑密度的铟-III-V半导体层还包括相对于铟在铟-III-V半导体层的生长表面中的掺入，增加铟在V形凹坑侧壁中的掺入。
5.根据权利要求4所述的方法，其中增加铟在V形凹坑侧壁中的掺入包括如下的至少一者：降低室温、增加室压和增加铟分压。
6.根据权利要求1所述的方法，其中形成具有减小的V形凹坑密度的铟-III-V半导体层还包括相对于总的III族分压，增加在加工室中的铟分压。
7.根据权利要求1所述的方法，其中形成具有减小的V形凹坑密度的铟-III-V半导体层包括形成氮化铟镓InGaN层。
8.根据权利要求1所述的方法，其还包括选择V族元素前体以包括氨。
9.根据权利要求1所述的方法，其还包括选择铟前体以包括三甲基铟。
10.根据权利要求1所述的方法，其还包括选择III族元素前体以包括三乙基镓。
11.一种通过前述权利要求中的一项所述的方法而获得的半导体结构，所述结构包括：
基材；
在所述基材上形成的III-V半导体层；
铟固相浓度大于来自铟饱和区域的铟固相浓度的InGaN层。
12.根据权利要求11所述的半导体结构，其中所述InGaN层包括6％至9％之间的铟浓度。
13.根据权利要求11所述的半导体结构，其中所述InGaN层包括至少150nm的总厚度。
14.根据权利要求11所述的半导体结构，其中所述InGaN层还包括大于临界厚度的厚度。
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