CN108206213A - 晶闸管和用于制造晶闸管的方法 - Google Patents
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Abstract
本发明涉及一种晶闸管和用于制造晶闸管的方法。该晶闸管具有半导体本体，半导体本体具有第一导体类型的第一半导体区，半导体本体具有第二导体类型且与第一半导体区的内侧接触并延伸到半导体本体边缘的第二半导体区，半导体本体具有在第二半导体区上布置的第一导体类型的第三半导体区和在第三半导体区中布置的第二导体类型的第四半导体区，半导体本体具有第二导体类型且被布置在半导体本体的边缘区中的第二半导体区上的第五半导体区，第五半导体区的第一外表面构成第二半导体本体主侧的区，第五半导体区与半导体本体边缘平行布置，半导体本体包含第一凹槽，其源自第二半导体本体主侧的第一表面，平行于半导体本体边缘伸展并延伸到第二半导体区。
Description
技术领域
本发明涉及一种晶闸管和用于制造晶闸管的方法。
背景技术
特别是在台型晶闸管的情况下，通常需要保护半导体本体的边缘区域，该边缘区域周围地包围晶闸管的半导体本体的有源区，以防止污染，因为污染物粒子在半导体本体的边缘区域上的存在对晶闸管的电特性产生负面影响。
从DE 10044960A1已知在半导体本体的边缘区域的表面上布置钝化层，其保护边缘区域不受污染和机械影响。由于存在电荷，可以沿着半导体本体的边缘形成导电的“反型沟道”，从而导致在所述半导体本体的两个主侧上布置的半导体本体的掺杂半导体区之间的导电连接。
发明内容
本发明的一个目的是公开一种具有半导体本体的晶闸管，其中形成导电反型沟道，导致防止或者至少减少在所述半导体本体的主侧上布置的半导体本体的掺杂半导体区之间导电连接的形成。
该目的通过具有半导体本体的晶闸管实现，该半导体本体具有：第一半导体本体主侧；第二半导体本体主侧，该第二半导体本体主侧与第一半导体本体主侧相反布置；以及半导体本体边缘，该半导体本体边缘周围地包围半导体本体并连接第一和第二半导体本体主侧，其中半导体本体具有第一导体类型的第一半导体区，其中第一半导体区的外侧的一个区域构成第一半导体本体主侧的第一表面，其中半导体本体具有第二导体类型的第二半导体区，第二半导体区与第一半导体区的与第一半导体区的外侧相反布置的第一半导体区的内侧接触并延伸到半导体本体边缘，其中半导体本体具有在第二半导体区上布置的第一导体类型的第三半导体区和在第三半导体区中布置的第二导体类型的第四半导体区，其中半导体本体具有在半导体本体的边缘区中的第二半导体区布置上的第二导体类型的第五半导体区，避开第一半导体本体主侧的第五半导体区的第一外表面构成第二半导体本体主侧的区域，其中第五半导体区与半导体本体边缘平行布置，其中半导体本体包含第一凹槽，第一凹槽源自于第二半导体本体主侧的第一表面，平行于半导体本体边缘伸展，以及延伸到第二半导体区。
该目的进一步通过一种用于制造晶闸管的方法来实现，该方法包括以下工艺步骤：
a)提供第二导体类型的半导体本体，该半导体本体具有：第一半导体本体主侧；第二半导体本体主侧，该第二半导体本体主侧与第一半导体本体主侧相反布置；以及半导体本体边缘，该半导体本体边缘周围地包围半导体本体并连接第一和第二半导体本体主侧，
b)形成第一导体类型的第一半导体区，第一半导体区到达半导体本体并在整个第一半导体本体主侧上方延伸，以及形成第一导体类型的第三半导体区，第三半导体区到达半导体本体，布置第二半导体本体主侧的在没有延伸到半导体本体边缘的中间区上方，
c)形成所述第二导体类型的第四半导体区，第四半导体区到达第三半导体区并且在第二半导体本体主侧的中间区的子区上方延伸，以及形成第二导体类型的第五半导体区，第五半导体区到达第二半导体区并且在第二半导体本体主侧的边缘区上方延伸，平行于半导体本体边缘伸展，
d)形成第一凹槽，第一凹槽源自于第二半导体本体主侧的第一表面，平行于半导体本体边缘伸展并延伸到第二半导体区，其中第一凹槽被构造成使得第一凹槽的至少部分被布置在第四半导体区和第五半导体区之间，并且至少在这些部分中第一凹槽不会伸展到半导体本体边缘，或者其中第一凹槽被构造成使得第一凹槽伸展到半导体本体边缘，并且第五半导体区具有界定第一凹槽的外表面，其中第五半导体区的界定第一凹槽的外表面由第五半导体区的第一外表面构成，其中第五半导体区的第一外表面形成第二半导体本体主侧的区域。
本发明的有利构造在从属权利要求中公开。
类似于晶闸管的有利构造公开了该方法的有利构造，反之亦然。
如果第一凹槽的至少部分被布置在第四半导体区和第五半导体区之间，其中至少在这些部分中，第一凹槽不伸展到半导体本体边缘，则是有利的，因为非常可靠地防止或者因此至少减少了导电反型沟道的形成。
此外如果第一凹槽被布置在第四半导体区和第五半导体区之间，其中第一凹槽不伸展到半导体本体边缘，并且第五半导体区不间断地平行于整个半导体本体边缘伸展，则是有利的。在这种情况下，第五半导体区围绕第二半导体本体主侧的内部区形成闭合布置。通过这种布置，非常可靠地防止或者至少减少了导电反型沟道的形成。
此外如果第一凹槽被构造成使得第五半导体区具有界定第一凹槽的外表面，则是有利的，因为特别可靠地防止或至少减少了导电反型沟道的形成。
此外如果半导体本体具有第二凹槽，该第二凹槽源自于第一半导体本体主侧的第一表面并伸展到半导体本体边缘，平行于半导体本体边缘，并且至少延伸到第二半导体区中的半导体本体边缘，则是有利的。通过这种布置，导致在半导体本体的两个主侧上布置的半导体芯片的掺杂半导体区之间的导电连接的反型沟道的形成被延迟，同时第二凹槽延伸了在其上方反型沟道将被构成的路径的长度。因此，在晶闸管操作期间，减少了在半导体本体的边缘区域上出现的电场强度。
就此而言，在此如果第一凹槽的内边缘在与第一半导体本体主侧的第一表面的法线方向垂直的方向上被布置为与第二凹槽的内边缘相比更靠近半导体本体的中心，则是有利的。通过这种布置，增加了半导体本体的边缘区域的机械稳定性。
此外如果第一凹槽边界线在与第一半导体本体主侧的第一表面的法线方向垂直的方向上被布置为与第二凹槽边界线相比更靠近半导体本体的中心，该第一凹槽边界线与第二和第三半导体区之间的边界在第一凹槽上配合，该第二凹槽边界线与在第一和第二半导体区之间的边界在第二凹槽上配合，则是有利的。通过这种布置，增加了半导体本体的边缘区域的机械稳定性。
此外如果半导体本体在第二凹槽的区域中具有第一和第二台阶，这些台阶中的每个具有凹形轮廓的基表面，其中在第二凹槽的区域中布置的第一台阶被排他地构造在第一半导体区内，并且在第二凹槽的区域中布置的第二台阶被构造在第一和第二半导体区内，则是有利的，因为因此实质地减少了在晶闸管操作期间在半导体本体的边缘区域上出现的电场强度。
此外如果第一凹槽伸展到半导体本体边缘，其中第一凹槽被构造成使得第五半导体区具有界定第一凹槽的外表面，其中第五半导体区的界定第一凹槽的外表面由第五半导体区的第一外表面构成，则是有利的，因为因此减少了在晶闸管操作期间在半导体本体的边缘区域上出现的电场强度。第五半导体区优选地以不间断的平行布置伸展到整个半导体本体边缘。在这种情况下，第五半导体区围绕第二半导体本体主侧的内部区形成闭合布置。
在此如果第一和第二凹槽相对于在第二半导体区中的被定向为平行于第一半导体本体主侧的第一表面的平面被构造成镜像对称布置，则是有利的，因为因此减少了在晶闸管操作期间在半导体本体的边缘区上出现的电场强度。
此外如果半导体本体在第一凹槽的区域中具有第一和第二台阶，这些台阶中的每个具有凹形轮廓的基表面，其中在第一凹槽的区域中布置的第一台阶不在第二半导体区内伸展，并且在第一凹槽的区域中布置的第二台阶被构造在第二和第三半导体区内，则是有利的，因为因此实质减少在晶闸管操作期间在半导体本体的第一凹槽上出现的电场强度。
此外如果第一凹槽源自于第三或第四半导体区的外表面，则是有利的。该第一凹槽能够源自于第三半导体区的外表面或源自于第四半导体区的外表面。
此外如果半导体本体边缘平行于第一半导体本体主侧的第一表面的法线方向定向，则是有利的，因为这允许半导体本体边缘的特别简单的构造。
此外如果半导体本体具有界定第一凹槽的外表面，其中半导体本体的界定第一凹槽的外表面的至少一部分分别被构造为相应半导体区的氧化硅层的外表面，或者氧化硅层被布置在半导体本体的界定第一凹槽的外表面的至少一部分上，则是有利的。
就此而言，如果聚酰亚胺层被布置在氧化硅层上，则是有利的。
此外如果半导体本体具有界定第一凹槽的外表面，其中聚酰亚胺层被布置在半导体本体的界定第一凹槽的外表面的至少一部分上，则是有利的。
此外如果半导体本体具有界定第二凹槽的外表面，其中半导体本体的界定第二凹槽的外表面的至少一部分分别被构造为相应半导体区的氧化硅层的外表面，或者氧化硅层被布置在界定第二凹槽的半导体本体的外表面的至少一部分上，则是有利的。
就此而言，如果聚酰亚胺层被布置在氧化硅层上，则是有利的。
此外如果半导体本体具有界定第二凹槽的外表面，其中聚酰亚胺层被布置在半导体本体的界定第二凹槽的外表面的至少一部分上，则是有利的。
在根据本发明的用于制造晶闸管的方法中，如果在工艺步骤d)之后执行用于在半导体本体的界定第一凹槽的外表面的至少一部分上形成氧化硅层的工艺步骤e)，则是有利的。
在根据本发明的用于制造晶闸管的方法中，如果在工艺步骤e)之后是在氧化硅层上布置聚酰亚胺层，则是有利的。
在根据本发明的用于制造晶闸管的方法中，如果在工艺步骤d)之后执行用于在半导体本体的界定第一凹槽的外表面的至少一部分上布置聚酰亚胺层的工艺步骤g)，则是有利的。
通过在适用的情况下与氧化硅层结合应用聚酰亚胺层代替通常应用在晶闸管中的玻璃钝化技术，可以增强阻止从第一半导体区沿着半导体本体边缘伸展到第三半导体区的导电反型沟道的形成。
此时，应当大体上观察到的是，第一导体类型的半导体区优选地被构造为p-掺杂的半导体区(p-型导体类型)并且第二导体类型的半导体区被构造为n-型掺杂的半导体区(n-型导体类型)。可替选地，第一导体类型的半导体区能够被构造为n-型掺杂的半导体区(n-导体类型)，并且第二导体类型的半导体区能够被构造为p-掺杂的半导体区(p-导体类型)。
附图说明
在下文中参照以下附图描述本发明的示例性实施例。在附图中：
图1示出了根据本发明的晶闸管的一个构造的截面视图，
图2示出了图1中所示的晶闸管的俯视图，
图3示出了第二导体类型的半导体本体的截面视图，
图4示出了在形成第一、第二和第三半导体区之后的半导体本体的截面视图，
图5示出了在形成第四和第五半导体区之后的半导体本体的截面视图，
图6示出了在形成第一凹槽和第二凹槽之后的半导体本体的截面视图，
图7示出了应用于半导体本体的半导体本体和金属镀层的截面视图，以及
图8示出了根据本发明的晶闸管的另外构造的截面视图。
具体实施方式
应当观察到的是，这些图是示意性表示。相同的部件在附图中用相同的参考标记来识别。
图1示出了根据本发明的晶闸管1的一个构造的截面视图，并且图2示出了晶闸管1的俯视图，其中图2中的晶闸管1被表示为小于图1中的晶闸管1的比例，并且没有表示出聚酰亚胺层。
根据本发明的晶闸管1包括半导体本体2，该半导体本体2具有第一半导体本体主侧3、与第一半导体本体主侧3相反布置的第二半导体本体主侧4、以及半导体本体边缘28，该半导体本体边缘28周围地包围半导体本体2并且连接第一半导体本体主侧3和第二半导体本体主侧4。半导体本体2的半导体材料优选由硅或碳化硅组成。
半导体本体2具有第一导体类型的第一半导体区5，其中第一半导体区5的外侧10的一个区域构成第一半导体本体主侧3的第一优选平坦的表面11。第一半导体本体主侧3的第一表面11被布置在第一半导体本体主侧3的内部区域50中。此外，半导体本体2包括第二导体类型的第二半导体区6，该第二半导体区6与第一半导体区5的内侧13接触并且延伸到半导体本体边缘28，该第一半导体区5的内侧13与第一半导体区5的外侧10相反布置。此外，半导体本体2包括在第二半导体区6上布置的第一导体类型的第三半导体区7，以及在第三半导体区7中布置的第二导体类型的第四半导体区8。第四半导体区8构成沟槽，其被布置在第三半导体区7中。此外，半导体本体2包括第二导体类型的第五半导体区9，该第五半导体区9布置在半导体本体2的半导体本体边缘区25中，在第二半导体区6上，避开第一半导体本体主侧3的第一外表面14构成第二半导体本体主侧4的区域。
半导体本体2具有源自于第二半导体本体主侧4的第一优选平坦的表面16的第一凹槽15，该第一凹槽15平行于半导体本体边缘28伸展并延伸到第二半导体区6中。第二半导体本体主侧4的第一表面16被布置在第二半导体本体主侧4的内部区域51中。第一凹槽15优选地以闭合布置的方式被构造在第二半导体本体主侧4的内部区域周围。以图2中未表示的方式，第五半导体区9还能够以闭合布置的方式被构造在第二半导体本体主侧4的内部区域51周围。
如在图2中以示例性方式表示的是，第五半导体区9被定向平行于半导体本体边缘28。第五半导体区9优选地伸展到半导体本体边缘28，使得第五半导体区9优选具有第二外表面18，该第二外表面18构成半导体本体边缘28的区域。可替选地，尽管在图中未被表示，但是第五半导体区9还能够在半导体本体边缘28之前终止，使得第二半导体区6具有被布置在构成第二半导体本体主侧4的区域的半导体本体边缘28上的外表面。第五半导体区9不一定需要以连续区的形式被设置，但如图2中的示例性方式表达的是，例如作为形成凹槽15的结果，能够以多个相互分离的第五半导体子区9’的形式进行构造。因此，第一凹槽15优选地被形成，使得在垂直和水平方向上平行于图2中的半导体本体边缘28并伸展贯穿整个第二半导体本体主侧4的相对应地所构成的沟道从半导体本体2被蚀刻掉，其划分第五半导体区9。以图2中未表示的方式，第五半导体区9还能够以不间断的布置进行构造，该第五半导体区9平行于整个半导体本体边缘28，因此还形成在第二半导体本体主侧4的内部区51周围的闭合布置。
在本发明中，通过在半导体本体的边缘区域25中布置的第五半导体区9与将第五半导体区9与第三半导体区7分开的第一凹槽15组合的方式，防止或至少减少从第一半导体区1沿着半导体本体边缘28伸展到第三半导体区7的导电反型沟道的形成。
为了电连接，晶闸管1具有在第一半导体本体主侧3的第一表面11上布置的第一金属镀层12、在第四半导体区8上布置的第二金属镀层53以及在第三半导体区7上布置的第三金属镀层24。第一金属镀层12优选构成阳极金属镀层，第二金属镀层53优选构成阴极金属镀层，以及第三金属镀层24优选构成栅极导体金属镀层。应当观察到的是，第三金属镀层24并不一定需要如图中所表示的被布置在半导体本体边缘28附近中，但还能够例如被布置有在半导体本体2的中心M的区域中的第四半导体区8的相对应的构造。
在根据图1和图2的示例性实施例的情况下，第一凹槽15的至少部分15’(参见图2)被布置在第四半导体区8与第五半导体区9之间，其中，至少在第一凹槽15的这些部分15’中，第一凹槽15不会伸展到半导体本体边缘28。第一凹槽15优选地被构造成使得第五半导体区9具有界定第一凹槽15的外表面19。第五半导体区9的界定第一凹槽15的外表面19被布置成面对第四半导体区8。在示例性实施例的情况下，第五半导体区9的界定第一凹槽15的外表面19被布置与第五半导体区9的构成半导体本体边缘28的区域的第二外表面18相反。应当观察到的是，第二半导体区6还能够并入延伸到第二半导体本体主侧4(在图中未被表示)、在凹槽15和第五半导体区9之间布置的区域，使得第五半导体区9不一定必须具有界定第一凹槽15的外表面19。
半导体本体2优选具有第二凹槽17，该第二凹槽17源自于第一半导体本体主侧3的第一表面11，伸展到半导体本体边缘28，优选平行于整个半导体本体边缘28，以及至少延伸到第二半导体区6中的半导体本体边缘28。第二凹槽17被布置在第一半导体本体主侧3的内部区域50周围。通过第二凹槽17的方式，在晶闸管的操作期间降低在半导体本体边缘28上出现的电场强度。
如图1中以示例性方式表示的是，第一凹槽15的内边缘B1优选地在与第一半导体本体主侧3的第一表面11的法线方向N垂直的方向上被布置为与第二凹槽17的内边缘B2相比更靠近半导体本体2的中心M。
第一凹槽边界线S1在与第一半导体本体主侧3的第一凹槽15的法线方向N垂直的方向上优选地被布置为与第二凹槽边界线S2相比更靠近半导体本体2的中心M，如在图1中以示例性方式表示的是，该第一凹槽边界线S1与第二半导体区6和第三半导体区7之间的边界G1在第一凹槽15上配合，该第二凹槽边界线S2与第一导体区5和第二半导体区6之间的边界G2在第二凹槽17上配合。第一凹槽边界线S1和第二凹槽边界线S2被构造有到半导体本体2的中心M的间隙，该间隙在半导体本体2的中心M周围。
在第二凹槽17的区域27中，半导体本体2优选具有第一台阶21和第二台阶21’，这些台阶中的每个具有凹形轮廓的基表面，其中在第二凹槽17的区域27中布置的第一台阶21被排他地构造在第一半导体区5内，并且在第二凹槽17的区域27中布置的第二台阶21’被构造在第一二半导体区5和第二半导体区6内。
优选地，此外，在第一凹槽15的区域26中，半导体本体2具有第一台阶20和第二台阶20’，这些台阶中的每个具有凹形轮廓的基表面，其中在第一凹槽15的区域26中布置的第一台阶20不在第二半导体区6内伸展，并且在第一凹槽15的区域26中布置的第二台阶20’被构造在第二半导体区6和第三半导体区7内。如在示例性实施例中，在第一凹槽15的区域26中布置的第一台阶20优选地专有地被构造在第三半导体区7内。在这种情况下，第一凹槽15源自于第三半导体区7的优选平坦的外表面31，即，第一凹槽15的内边缘B1邻接第三半导体区7的外表面31。然而，第一台阶20还能够不但在第三半导体区7中伸展，而且还在第四半导体区8中伸展。在这种情况下，第一凹槽15源自于第四半导体区8的优选平坦的外表面32，即，第一凹槽15的内边缘B1邻接第四半导体区8的外表面32。
半导体本体边缘28优选在第一半导体本体主侧3和第二半导体本体主侧4之间伸展，平行于第一半导体本体主侧3的第一表面11的法线方向N。然而，半导体本体边缘28还能够从第一半导体本体主侧3倾斜伸展到第二半导体本体主侧4。
半导体本体2的界定第一凹槽15的外表面33、34以及19(在适用情况下)的至少部分(例如在根据图8的示例性实施例中不存在外表面19)，即，半导体本体2的具有与第一凹槽15的边界表面的外表面的至少一部分能够分别被构造为相应的半导体区6、7或9的氧化硅层22的外表面，其中聚酰亚胺层23能够被布置在氧化硅层22上。可替选地，在不存在氧化硅层22的情况下，聚酰亚胺层23还能够被布置在半导体本体2的界定第一凹槽15的外表面33、34以及19(在适用情况下)的至少部分上。界定第一凹槽15的外表面33、34以及19(在适用情况下)的整个表面区能够被构造为半导体区的氧化硅层22的具有与第一凹槽15的边界表面的外表面，其中能够在氧化硅层22上布置聚酰亚胺层23。可替选地，在不存在氧化硅层22的情况下，聚酰亚胺层23还能够布置在界定第一凹槽15的外表面33、34以及19(在适用情况下)的整个表面区上。
优选地，构成第二半导体本体主侧4的区域的第五半导体区9的第一外表面14不被构造为第五半导体区9的氧化硅层的外表面，或被涂覆有聚酰亚胺层。第五半导体区9的第一外表面14的法线方向优选地与第一半导体本体主侧3的第一表面11的法线方向N一致。当然，如仅在图8中以示例性方式中表示的是，在所有示例性实施例中，构成第二半导体本体主侧4的区域的第五半导体区9的第一外表面14能够被构造为第五半导体区9的氧化硅层22的外表面，和/或被涂覆有聚酰亚胺层23。
界定第二凹槽17的半导体本体2的外表面35和36的至少部分，即，半导体本体2的具有与第二凹槽17的边界表面的外表面的至少一部分能够分别被构造为相应的半导体区5或6的氧化硅层29的外表面，其中聚酰亚胺层30能够被布置在氧化硅层29上。可替选地，在不存在氧化硅层29的情况下，聚酰亚胺层30还能够布置在半导体本体2的界定第二凹槽17的外表面35和36的至少部分上。界定第二凹槽17的外表面35和36的整个表面区能够被构造为半导体区的氧化硅层29的具有与第二凹槽17的边界表面的外表面，其中聚酰亚胺层30能够被布置在氧化硅层29上。可替选地，在不存在氧化硅层29的情况下，聚酰亚胺层30还能够被布置在界定第二凹槽17的外表面35和36的整个表面区上。
界定相应凹槽15或17的外表面33、34以及19(在适用情况下)(参见图1)以及14(在适用情况下)(参见图8)或35、36分别构成相应半导体区的外表面。
聚酰亚胺层和氧化硅层(在存在的情况下)用作钝化层。通过聚酰亚胺层的上述应用(在适用情况下结合氧化硅层)代替通常应用在晶闸管中的玻璃钝化技术，能够增强阻止从第一半导体区1沿着半导体本体边缘28伸展到第三半导体区7的导电反型沟道的形成。
在示例性实施例中，如果半导体本体2的半导体材料由硅或碳化硅构成，则相应的氧化硅层22或29通过氧化半导体本体2的相对应外表面区域形成，使得在示例性实施例中，相应的氧化硅层22或29是半导体本体2的组成部分或相应半导体区的组成部分，其的外表面已经被氧化以形成氧化硅层。应当观察到的是，在本发明的含义内，在半导体本体2的半导体区的表面区域中的、通过利用半导体区的化学反应(例如，氧化)形成的层(特别是非导电层)是相关半导体区的组成部分。相应氧化硅层中的氧化硅能够例如以一氧化硅或二氧化硅的形式，或者以一氧化硅和二氧化硅的混合物的形式存在。如果半导体本体2的半导体材料由碳化硅构成，则相应的氧化硅层还能够掺有碳。
相应的氧化硅层还能够通过涂覆方法(例如，等离子体涂覆)形成，其中相应的半导体区被涂覆有相应氧化硅层。在这种情况下，相应的氧化硅层以图中未被表示的方式优选被布置在半导体本体2的界定第一凹槽15的外表面的至少部分上，并且优选布置在半导体本体2的界定第二凹槽17的外表面的至少部分上。相应的聚酰亚胺层能够被布置在相应的氧化硅层上。
如果在氧化硅层上布置聚酰亚胺层，则聚酰亚胺层与氧化硅层机械接触。
半导体本体2的界定第一凹槽15的外表面33、34以及19(在适用情况下)(例如在根据图8的示例性实施例中不存在外表面19)，即，半导体本体2的具有与第一凹槽15的边界表面的外表面优选不被分别构造为非导电层(诸如例如氧化硅层)的外表面。在这种情况下，半导体本体2的具有与第一凹槽15的边界表面的外表面是导电的。半导体本体2的界定第二凹槽17的外表面35和36，即，半导体本体2的具有与第二凹槽17的边界表面的外表面优选不被分别构造为非导电层(诸如例如氧化硅层)的外表面。在这种情况下，半导体本体2的具有与第二凹槽17的边界表面的外表面是导电的。
在所有示例性实施例中，在第一凹槽15的区域26中，聚酰亚胺层23还能够被布置在没有非导电层上，特别被布置在没有氧化硅层上。在所有示例性实施例中，在第二凹槽17的区域27中，聚酰亚胺层30还能够被布置在没有非导电层上，特别被布置在没有氧化硅层上。
第一半导体区5和第三半导体区7在第一半导体本体主侧3的第一表面11的法线方向N上能够具有例如80μm至120μm，特别是90μm至110μm的相应厚度，其中第一半导体区5和第三半导体区7能够具有不同的厚度。在示例性实施例的情况下，第一半导体区5和第三半导体区7是p-掺杂的，其中例如通过硼、铝和/或镓在半导体本体2的半导体材料(例如，硅或碳化硅)中的扩散能够实现p-掺杂。第一半导体区5和第三半导体区7能够具有例如1×1015cm-3至1×1020cm-3的相应掺杂浓度，其中第一半导体区5和第三半导体区7能够具有不同的掺杂浓度。第二半导体区6在第一半导体本体主侧3的第一表面11的法线方向N上能够具有例如240μm至300μm，特别是260μm至280μm的厚度和1×1013cm-3至1×1014cm-3的掺杂浓度。第四半导体区8和第五半导体区9在第一半导体本体主侧3的第一表面11的法线方向N上能够具有例如5μm至40μm，特别是10μm至20μm的相应厚度，其中第四半导体区8和第五半导体区9能够具有不同的厚度，但是优选具有相同的厚度。第四半导体区8和第五半导体区9能够具有例如1×1020cm-3至1×1021cm-3相应掺杂浓度，其中第四半导体区8和第五半导体区9能够具有不同的掺杂浓度，但优选具有相同的掺杂浓度。第四半导体区8和第五半导体区9的掺杂浓度优选地高于第二半导体区6的掺杂浓度，使得在其中第四半导体区8和第五半导体区9具有n-型掺杂的图或示例性实施例中，第四半导体区8和第五半导体区9的掺杂被表示为n+，并且第二半导体区6的掺杂被表示为n-。在示例性实施例的情况下，例如通过荧光体在半导体本体2的半导体材料(例如，硅或碳化硅)中的扩散能够形成n-型掺杂的第二半导体区6、第四半导体区8和第五半导体区9。第一凹槽15相对于第二半导体本体主侧4的优选平坦的第一表面16的深度T大于第三半导体区7的厚度，并且该深度T能够是例如121μm至150μm，特别是例如135μm。通常应当观察到的是，上述值或值范围是强烈地取决于例如晶闸管1的期望的阻断电压和期望特性的示例性值或值范围，使得与上述值或值范围的显着偏差也是可能的。晶闸管1能够具有例如1,600V的阻断电压。
图8示出了根据包括潜在的有利的构造、变型、尺寸和掺杂浓度的本发明的晶闸管1的另外实施例的截面视图，除了下文中描述的差异之外与根据图1和2的晶闸管1的实施例一致。
在根据图8中表示的本发明的晶闸管1中，第一凹槽15伸展到半导体本体边缘28，其中第一凹槽15被构造成使得第五半导体区9具有界定第一凹槽15的外表面，其中第五半导体区9的界定第一凹槽15的外表面由第五半导体区9的第一外表面14构成。此外，优选地，第一凹槽15和第二凹槽17相对于在第二半导体区6中的平面E被构造为镜像对称布置，该平面E被定向平行于第一半导体本体主侧3的第一表面11。在第一表面11的法线方向N上，平面E优选与第四半导体区8的外表面32和第一半导体本体主侧3的第一表面11布置有相同的间隙。
第五半导体区9优选以不间断的布置平行于整个半导体本体边缘28伸展。在这种情况下，第五半导体区9以闭合布置方式被构造在第二半导体本体主侧4的内部区域51周围。
在下文中公开用于制造根据示例性实施例构造的晶闸管1的方法，包括以下工艺步骤。
在第一工艺步骤a)中，如在图3中以示例性方式表示的是，提供第二导体类型(n-导体类型或p-导体类型)的半导体本体2，该半导体本体2具有第一半导体本体主侧3、与第一半导体本体主侧3相反布置的第二半导体本体主侧4、以及半导体本体边缘28，该半导体本体边缘28周围地包围半导体本体2并连接第一半导体本体主侧3和第二半导体本体主侧4。在示例性实施例的情况下，通过基极掺杂，半导体本体3被设置有n-型掺杂。
在随后的工艺步骤b)中，其的结果在图4中以示例性的方式被表示，形成第一导体类型的第一半导体区5，该第一半导体区5到达半导体本体2并且在整个第一半导体本体主侧3上方延伸，以及形成第一导体类型的第三半导体区7，该第三半导体区7到达半导体本体2、布置在第二半导体本体主侧4的中间区域MB上方，该中间区域MB不延伸到半导体本体边缘28。在示例性实施例的情况下，第一半导体区5和第三半导体区7是p-型掺杂的，其中例如通过硼、铝和/或镓在半导体本体2的半导体材料(例如，碳化硅)中的扩散能够实现p-型掺杂。作为形成第一半导体区5和第三半导体区7的结果，形成第二导体类型的第二半导体区6，该第二半导体区6与第一半导体区5的内侧13接触并且延伸到半导体本体边缘28，该内侧13与第一半导体区5的外侧10相反布置。
在随后的工艺步骤c)中，其结果在图5中以示例性的方式被表示，形成第二导体类型的第四半导体区8，该第四半导体区8到达第三半导体区7并且在第二半导体本体主侧4的中间区域MB的子区域TB上方延伸，以及形成第二导体类型的第五半导体区，该第五半导体区到达第二半导体区6并且在第二半导体本体主侧4的边缘区25’上方延伸，该第五半导体区平行于半导体本体边缘28伸展。第四半导体区8被构造为沟槽，该沟槽被布置在第三半导体区7中。在示例性实施例的情况下，例如通过荧光体在半导体本体2的半导体材料(例如，硅或碳化硅)中的扩散能够形成n-型掺杂的第四半导体区8和第五半导体区9。作为半导体本体2的半导体材料的附加掺杂的结果，第四半导体区8和第五半导体区9具有与第二半导体区6相比更高的掺杂浓度。
在随后的工艺步骤d)中，其结果在图6中以示例性的方式被表示，形成第一凹槽15，该第一凹槽15源自于第二半导体本体主侧4的优选平坦的第一表面16，平行于半导体本体边缘28伸展并且延伸到第二半导体区6，其中半导体本体2具有界定第一凹槽15的外表面33和34，其中第一凹槽15被构造成使得第一凹槽15的至少部分15’被布置在第四半导体区8和第五半导体区9之间，并且至少在第一凹槽15的这些部分15’中，第一凹槽15不会伸展到半导体本体边缘28。优选地，第一凹槽15被构造成使得第五半导体区9具有界定第一凹槽15的外表面19。界定第一凹槽15的外表面19被布置为面对第四半导体区8。优选地，该工艺步骤还涉及第二凹槽17的形成，该第二凹槽17源自于第一半导体本体主侧3的第一表面11并伸展到半导体本体边缘28，优选平行于整个半导体本体边缘28，以及至少延伸到第二半导体区6中的半导体本体边缘28，其中半导体本体2具有界定第二凹槽17的外表面35和36。第一凹槽15和第二凹槽17的形成能够同时或顺序地、以期望的任何时间顺序执行。例如通过蚀刻、锯切和/或研磨能够形成相应的凹槽15或17。
为了制造根据图8构造的晶闸管1，在与上述方法的偏离中，在工艺步骤d)中，第一凹槽15被构造成使得第一凹槽15伸展到半导体本体边缘28，并且第五半导体区9具有界定第一凹槽15的外表面，其中第五半导体区9的界定第一凹槽15的外表面由第五半导体区9的第一外表面14构成，其中第五半导体区9的第一外表面14构成第二半导体本体主侧4的区域。
在优选执行的随后的工艺步骤e)中，其结果在图1和图8中以示例性方式被表示，在半导体本体2的界定第一凹槽15的外表面33、34和19(在适用情况下)的至少部分上形成氧化硅层22，其中半导体本体2的半导体材料优选由硅或碳化硅组成。优选地，该工艺步骤还涉及在半导体本体2的界定第二凹槽17的外表面35和36的至少部分上形成氧化硅层29。通过氧化或通过涂覆半导体本体2的相对应的外表面区来实现氧化硅层22和29的形成。氧化硅层22和29的形成能够同时或顺序地、以期望的任何时间顺序执行。
在优选执行的随后的工艺步骤f)中，其结果在图1和图8中以示例性方式被表示，聚酰亚胺层23被布置在氧化硅层22上，并且聚酰亚胺层30被优选布置在氧化硅层29上。聚酰亚胺层23和30的布置能够同时或顺序地、以期望的任何时间顺序执行。
在随后的工艺步骤f)中，其优选在工艺步骤d)之后执行，其结果在图1和图8中以示例性方式被表示，聚酰亚胺层23被布置在半导体本体2的界定第一凹槽15的外表面14、19、33、34的至少部分上并且聚酰亚胺层30优选被布置在界定第二凹槽17的半导体本体2的外表面35、36的至少部分上。聚酰亚胺层23和30的布置能够同时或顺序地、以期望的任何时间顺序执行。
在进一步的工艺步骤中，其能够在工艺步骤c)和d)之间或者在工艺步骤d)和e)之间或者在工艺步骤f)之后或者在工艺步骤g)之后执行，该布置由在第一半导体本体主侧3的第一表面11上布置的第一金属镀层12、在第四半导体区8上布置的第二金属镀层53、以及在第三半导体区7上布置的第三金属镀层24来执行。第一金属镀层12优选构成阳极金属镀层，第二金属镀层53优选构成阴极金属镀层，以及第三金属镀层24优选构成栅极导体金属镀层。例如，通过溅射，能够应用一般由多个金属镀层构成的相应的金属镀层。在示例性实施例中，该工艺步骤在工艺步骤d)和e)之间执行。该工艺步骤的结果在图7中以示例性方式表示。
在这一点上应当观察到的是，本发明的不同示例性实施例的特征(假定所述特征不是相互排斥的)在本发明中当然能够根据需要相互组合。
Claims (20)
1.一种具有半导体本体的晶闸管(1)，所述半导体本体具有第一半导体本体主侧(3)、与所述第一半导体本体主侧(3)相反布置的第二半导体本体主侧(4)以及半导体本体边缘(28)，所述半导体本体边缘(28)周围地包围所述半导体本体(2)并且连接所述第一半导体本体主侧(3)和所述第二半导体本体主侧(4)，其中所述半导体本体(2)具有第一导体类型的第一半导体区(5)，其中所述第一半导体区(5)的外侧(10)的一个区域构成所述第一半导体本体主侧(3)的第一表面(11)，其中所述半导体本体(2)具有第二导体类型的第二半导体区(6)，所述第二半导体区(6)与所述第一半导体区(5)的内侧(13)接触并且延伸到所述半导体本体边缘(28)，所述第一半导体区(5)的所述内侧(13)与所述第一半导体区(5)的所述外侧(10)相反布置，其中所述半导体本体(2)具有在所述第二半导体区(6)上布置的第一导体类型的第三半导体区(7)和在所述第三半导体区(7)中布置的第二导体类型的第四半导体区(8)，其中所述半导体本体(2)具有在所述半导体本体的边缘区(25)中的所述第二半导体区(6)上布置的第二导体类型的第五半导体区(9)，避开所述第一半导体本体主侧(3)的所述第五半导体区(9)的第一外表面(14)构成所述第二半导体本体主侧(4)的区域，其中所述第五半导体区(9)与所述半导体本体边缘(28)平行布置，其中所述半导体本体(2)引入第一凹槽(15)，所述第一凹槽(15)源自于所述第二半导体本体主侧(4)的第一表面(16)，平行于所述半导体本体边缘(28)伸展，并且延伸到所述第二半导体区(6)。
2.根据权利要求1所述的晶闸管，其特征在于，所述第一凹槽(15)的至少部分(15’)被布置在所述第四半导体区(8)与所述第五半导体区(9)之间，其中至少在这些部分(15’)中，所述第一凹槽(15)不伸展到所述半导体本体边缘(28)。
3.根据权利要求2所述的晶闸管，其特征在于，所述第一凹槽(15)被构造成使得所述第五半导体区(9)具有界定所述第一凹槽(15)的外表面(19)。
4.根据权利要求1所述的晶闸管，其特征在于，所述半导体本体(2)具有第二凹槽(17)，所述第二凹槽(17)源自于所述第一半导体本体主侧(3)的所述第一表面(11)并且伸展到所述半导体本体边缘(28)，平行于所述半导体本体边缘(28)，并且至少延伸到所述第二半导体区(6)中的所述半导体本体边缘(28)。
5.根据权利要求4所述的晶闸管，其特征在于，在所述第一半导体本体主侧(3)的所述第一表面(11)的法线方向(N)的垂直方向(S)上，所述第一凹槽(15)的内边缘(B1)被布置为与所述第二凹槽(17)的内边缘(B2)相比更靠近所述半导体本体(2)的中心(M)。
6.根据权利要求4或5所述的晶闸管，其特征在于，在所述第一半导体本体主侧(3)的所述第一表面(11)的法线方向(N)的垂直方向上，第一凹槽边界线(S1)被布置为与第二凹槽边界线(S2)相比更靠近所述半导体本体(2)的中心(M)，所述第一凹槽边界线(S1)与所述第二半导体区(6)和所述第三半导体区(7)之间的边界在所述第一凹槽(15)上配合，所述第二凹槽边界线(S2)与所述第一半导体区(5)和所述第二半导体区(6)之间的边界在所述第二凹槽(17)上配合。
7.根据权利要求1所述的晶闸管，其特征在于，所述第一凹槽(15)伸展到所述半导体本体边缘(28)，其中所述第一凹槽(15)被构造成使得所述第五半导体区(9)具有界定所述第一凹槽(15)的外表面，其中所述第五半导体区(9)的界定所述第一凹槽(15)的所述外表面由所述第五半导体区(9)的所述第一外表面(14)构成。
8.根据权利要求7所述的晶闸管，其特征在于，所述半导体本体(2)具有第二凹槽(17)，所述第二凹槽(17)源自于所述第一半导体本体主侧(3)的所述第一表面(11)，伸展到所述半导体本体边缘(28)，平行于所述半导体本体边缘(28)，并且至少延伸到所述第二半导体区(6)中的所述半导体本体边缘(28)。
9.根据权利要求8所述的晶闸管，其特征在于，相对于在所述第二半导体区(6)中的被定向为平行于所述第一半导体本体主侧(3)的所述第一表面(11)的平面(E)，所述第一凹槽(15)和所述第二凹槽(17)被构造成镜像对称布置。
10.根据权利要求8或9或根据权利要求4至6中的任一项所述的晶闸管，其特征在于，所述半导体本体(2)在所述第二凹槽(17)的区域(27)中具有第一台阶(21)和第二台阶(21’)，每个台阶具有凹形轮廓的基表面，其中在所述第二凹槽(17)的所述区域(27)中布置的所述第一台阶(21)被排他地构造在所述第一半导体区(5)内，并且在所述第二凹槽(17)的所述区域(27)中布置的所述第二台阶(21’)被构造在所述第一半导体区(5)和所述第二半导体区(6)内。
11.根据权利要求1-3中的任一项所述的晶闸管，其特征在于，所述半导体本体(2)在所述第一凹槽(15)的区域(26)中具有第一台阶(20)和第二台阶(20’)，每个台阶具有凹形轮廓的基表面，其中在所述第一凹槽(15)的所述区域(26)中布置的所述第一台阶(20)不在所述第二半导体区(6)内伸展，并且在所述第一凹槽(15)的所述区域(26)中布置的所述第二台阶(20’)被构造在所述第二半导体区(6)和所述第三半导体区(7)内。
12.根据权利要求1-3中的任一项所述的晶闸管，其特征在于，所述第一凹槽(15)源自于所述第三半导体区(7)或者所述第四半导体区(8)的外表面(31、32)。
13.根据权利要求1-3中的任一项所述的晶闸管，其特征在于，所述半导体本体边缘(28)在所述第一半导体本体主侧(3)和所述第二半导体本体主侧(4)之间伸展，平行于所述第一半导体本体主侧(3)的所述第一表面(11)的法线方向(N)。
14.根据权利要求1-3中的任一项所述的晶闸管，其特征在于，所述半导体本体(2)具有界定所述第一凹槽(15)的外表面(14、19、33、34)，其中所述半导体本体(2)的界定所述第一凹槽(15)的所述外表面(14、19、33、34)的至少一部分分别被构造为各半导体区(6、7、9)的氧化硅层(22)的外表面，或者氧化硅层被布置在所述半导体本体(2)的界定所述第一凹槽(15)的所述外表面(14、19、33、34)的至少一部分上。
15.根据权利要求14所述的晶闸管，其特征在于，聚酰亚胺层(23)被布置在所述氧化硅层上。
16.根据权利要求1-3中的任一项所述的晶闸管，其特征在于，所述半导体本体(2)具有界定所述第一凹槽(15)的外表面(14、19、33、34)，其中聚酰亚胺层(23)被布置在所述半导体本体(2)的界定所述第一凹槽(15)的所述外表面(14、19、33、34)的至少一部分上。
17.一种制造晶闸管的方法，包括以下工艺步骤：
a)提供第二导体类型的半导体本体(2)，所述半导体本体(2)具有第一半导体本体主侧(3)、与所述第一半导体本体主侧(3)相反布置的第二半导体本体主侧(4)以及半导体本体边缘(28)，所述半导体本体边缘(28)周围地包围所述半导体本体(2)并且连接所述第一半导体本体主侧(3)和所述第二半导体本体主侧(4)，
b)形成第一导体类型的第一半导体区(5)，所述第一半导体区(5)到达所述半导体本体(2)并且在整个所述第一半导体本体主侧(3)上方延伸，以及形成第一导体类型的第三半导体区(7)，所述第三半导体区(7)到达所述半导体本体(2)，布置在所述第二半导体本体主侧(4)的没有延伸到所述半导体本体边缘(28)的中间区(MB)上方，
c)形成第二导体类型的第四半导体区(8)，所述第四半导体区(8)到达所述第三半导体区(7)并且在所述第二半导体本体主侧(4)的所述中间区(MB)的子区(TB)上方延伸，以及形成第二导体类型的第五半导体区(9)，所述第五半导体区(9)到达所述第二半导体区(6)并且在所述第二半导体本体主侧(4)的边缘区(25’)上方延伸，平行于所述半导体本体边缘(28)伸展，
d)形成第一凹槽(15)，所述第一凹槽(15)源自于所述第二半导体本体主侧(4)的第一表面(16)，平行于所述半导体本体边缘(28)伸展并且延伸到所述第二半导体区(6)，其中所述第一凹槽(15)被构造成使得所述第一凹槽(15)的至少部分(15’)被布置在所述第四半导体区(8)和所述第五半导体区(9)之间，并且至少在这些部分(15’)中，所述第一凹槽(15)不会伸展到所述半导体本体边缘(28)，或者其中所述第一凹槽(15)被构造成使得所述第一凹槽(15)伸展到所述半导体本体边缘(28)，并且所述第五半导体区(9)具有界定所述第一凹槽(15)的外表面，其中所述第五半导体区(9)的界定所述第一凹槽(15)的所述外表面由所述第五半导体区(9)的第一外表面(14)构成，其中所述第五半导体区(9)的所述第一外表面(14)形成所述第二半导体本体主侧(4)的区域。
18.根据权利要求17所述的方法，包括在工艺步骤d)之后执行的以下工艺步骤：
e)在所述半导体本体(2)的界定所述第一凹槽(15)的外表面(14、19、33、34)的至少一部分上形成氧化硅层(22)。
19.根据权利要求18所述的方法，包括在工艺步骤e)之后执行的以下工艺步骤：
f)在所述氧化硅层(22)上布置聚酰亚胺层(23)。
20.根据权利要求17所述的方法，包括在工艺步骤d)之后执行的以下工艺步骤：
g)在所述半导体本体(2)的界定所述第一凹槽(15)的外表面(14、19、33、34)的至少一部分上布置聚酰亚胺层(23)。
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