CN108204826A - 采用正弦/余弦编码器的接口系统 - Google Patents

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Abstract

本发明公开了一种采用正弦/余弦编码器的接口系统，包括：高分辨率信号通路、双路模拟信号链、比较器模块、电源管理模块、正弦/余弦编码器及主机微控制器；高分辨率信号通路包括16位同步采样ADC；正弦/余弦编码器的接口连接有编码器连接器；电源管理模块通过编码器连接器与正弦/余弦编码器连接；比较器模块与双路模拟信号链连接；比较器模块与编码器连接器；双路模拟信号链连接编码器连接器。本发明采用16位双路采样模数转换器ADC并且可以向下兼容14或12位版本，可以优化性能、降低成本。此外，TIDA‑00176还支持通过串行外设接口(SPI)和正交编码脉冲(QEP)接口轻松连接外部处理器，并支持使用备选的内置ADC。

Description

采用正弦/余弦编码器的接口系统
技术领域
本发明涉及EMC 标准的工业接口，具体涉及一种采用正弦/余弦编码器的接口系统。
背景技术
增量旋转编码器或线性位置编码器广泛用于多种应用场合，可用来测量线性/角位置及速度。根据应用的不同，会使用具有TTL/HTL 输出信号或模拟正弦输出信号的编码器。后者通常称为正弦/余弦编码器。模拟正弦/余弦增量编码器可实现高分辨率位置测量。正弦增量信号的质量很高，可实现通过高插值因子进行数字速度控制。应用领域包括电机、机床、印刷机、木工机床、纺织机、机器人、装卸装置以及各种类型的测量、测试和检验装置。
利用编码器通常可实现两种感测方法，即光学感测或电感感测。在光学旋转编码器中，编码器码盘将对可以被光电管感测到强度的光束进行调制。这样会产生两个90 度相移正弦增量信号A 和B。从编码器转轴方向观察，顺时针旋转时，B 滞后于A。在一个机械旋转中信号A 和B 的周期数等于编码器线数N。较远的码道用于传递参考标记R（每个机械旋转周期出现一次）。借助参考标记可实现绝对角位置测量。
发明内容
本发明克服了现有技术的不足，提供一种采用正弦/余弦编码器的接口系统。
为解决上述的技术问题，本发明采用以下技术方案：
一种采用正弦/余弦编码器的接口系统，它包括：高分辨率信号通路、双路模拟信号链、比较器模块、电源管理模块、正弦/余弦编码器及主机微控制器；所述高分辨率信号通路包括16位同步采样ADC；所述正弦/余弦编码器的接口连接有编码器连接器；所述电源管理模块通过所述编码器连接器与所述正弦/余弦编码器连接；所述比较器模块与所述双路模拟信号链连接；所述比较器模块与所述编码器连接器；所述双路模拟信号链连接所述编码器连接器；所述16位同步采样ADC连接所述编码器连接器；所述主机微控器连接有主机单片机接口；所述16位同步采样ADC、双路模拟信号链以及比较器模块均连接所述主机单片机接口。
更进一步的技术方案是所述双路模拟信号链具有EMC 保护功能的120Ω 端接。
更进一步的技术方案是所述16位同步采样ADC具有双信号通路，包括SPI 及一条模拟通路。
更进一步的技术方案是所述高分辨率信号通路包括全差分放大器；所述全差分放大器连接所述16位同步采样ADC；所述全差分放大器连接所述编码器连接器。
更进一步的技术方案是所述16位同步采样ADC为双通道16位同步采样ADC。
更进一步的技术方案是所述电源管理模块由DC/DC 降压转换器组成。
与现有技术相比，本发明的有益效果是：本发明采用16位双路采样模数转换器ADC并且可以向下兼容14或12位版本，可以优化性能、降低成本。此外，TIDA-00176还支持通过串行外设接口(SPI)和正交编码脉冲(QEP)接口轻松连接外部处理器，并支持使用备选的内置ADC。
附图说明
图1为本发明一个实施例的系统原理框图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
下面结合附图及实施例对本发明的具体实施方式进行详细描述。
如图1所示，根据本发明的一个实施例，本实施例公开一种采用正弦/余弦编码器的接口系统，该接口系统符合工业温度要求和EMC 标准的接口，适用于正弦/余弦增量位置编码器，具有1 VPP 差动模拟输出信号，频率高达500kHz，电源电压为5V。具体的，本实施例采用正弦/余弦编码器的接口系统包括：高分辨率信号通路、双路模拟信号链、比较器模块、电源管理模块、正弦/余弦编码器及主机微控制器；所述高分辨率信号通路包括16位同步采样ADC和全差分放大器；所述全差分放大器连接所述16位同步采样ADC；所述全差分放大器连接所述编码器连接器。所述正弦/余弦编码器的接口连接有编码器连接器；所述电源管理模块通过所述编码器连接器与所述正弦/余弦编码器连接；所述比较器模块与所述双路模拟信号链连接；所述比较器模块与所述编码器连接器；所述双路模拟信号链连接所述编码器连接器；所述16位同步采样ADC连接所述编码器连接器；所述主机微控器连接有主机单片机接口；所述16位同步采样ADC、双路模拟信号链以及比较器模块均连接所述主机单片机接口。
具体的，模拟信号链提供具有EMC 保护功能的120Ω 端接，并分别对差分1VPP 正弦和余弦输入信号进行放大和电平转换。板载ADS8354 高速双路16 位同步采样ADC 提供了双信号通路，具有SPI 及一条模拟通路，其双路模拟输出具有1.65V 偏置电压，可连接至外部双路S/H ADC（例如内嵌在MCU 上的C2000Piccolo）。比较器块具有速度快、传播延迟低、滞后可调的特点，可提高抗扰度。比较器块将模拟信号A、B 及标记R转换为3.3V TTL 电平数字信号，可连接至正交编码器脉冲模块（如C2000™ Piccolo MCU 上的QEP 模块）。
板载宽输入范围24V 电源可为模拟信号链提供必要的电压，同时为正弦/余弦编码器提供5.25V 电压。正弦/余弦编码器接口可连接15 引脚屏蔽Sub-D 连接器或8 针插头。连接主MCU 的接口可为SPI 和A、B 和R 输出提供3.3V TTL 信号，以及范围在0 至3.3V的模拟信号A 和B（1.65V 偏置电压）。
进一步的，本实施例中高分辨率信号通路带有全差分放大器和全差分双路16 位ADC，提供SPI 输出，具有更高的共模噪声抗扰度。模拟通路采用差分输入及单端模拟输出，可驱动放大器，并可连接至带有内置的ADC 的主机处理器。双模拟通路有两种选择，一是对在高分辨率通路采用板载16 位双路ADC 的设计进行测试，二是利用从模拟差分输入到单端输出的通路连接带有内置ADC 的MCU。此外，由于模拟通路通过高分辨率通路的缓冲器去耦，因此可确保比较器通过实现理想的去耦效果。借助这种方式，在正弦和余弦信号零交期间输出电平切换时，可避免高分辨率模拟通路中产生串扰。
另一种情况是同时使用两条通路。其中一条低带宽通路用于过滤HF 噪声，以提升抗扰度；而另一条通路提供标准带宽，以达到最大速率。低带宽通路的抗扰性强，用于高分辨率16 位ADC，而另一条标准带宽通路则连接带有内置ADC 的MCU。当电机速度较低（低于所配置的截止频率）时，从高分辨率通路获取插值相位（反切）；而当电机速度较高时，从另一通路获取插值相位。主机处理器将根据电机速度决定使用的角度。比较器子系统将以极小的传播延迟生成信号A、B 和R 的TTL 电平输出。后续章节将分别介绍每个子系统。
为满足设计要求，需采用高精度双通道ADC。选择ADS8354 的原因如下：
高分辨率（16 位）、高精度（出色的THD 和SNR 性能：–93dB SNR，
–100dB THD）；插接式14 位和12 位版本（引脚兼容），可根据分辨率与成本优化需求灵活选择；速度快(700kSPS) 且带宽高，可支持至少500kHz 模拟输入信号；双通道采用真正的差分输入及双/独立基准电压，可有效提升共模噪声抗扰度；同步采样的双通道，确保正弦与余弦输入信号A 和B 之间零相移； 硬件触发采样点（/CS 下降沿），确保主机处理器精确同步采样点与递增计数器锁存。采样保持电路完成转换过程后即返回采样模式，使采样时间相对延长，保证16 位精度；2.5V 双路可编程缓冲内部基准，可为放大器提供共模偏置电压，几乎可消除偏移误差和偏移漂移误差。连接主机处理器的串行端口（双路数据）时钟频率可达24MHz，可最大程度缩短延迟；在-40°C 至125℃ 的扩展工业温度范围内完全额定运行以及小封装。
每组差分输入信号端接一个120Ω的电阻。为实现差模及共模HF 噪声抑制，增加了COG 电容。差分低通滤波器的截止频率(–3dB) 约为6MHz。10Ω(1%) 耐脉冲电阻与肖特基二极管共同作用，钳位至5V 电源轨或GND，以通过限制输入电流实现ESD 保护。
本实施例中差分放大器的两个初级电路是输入驱动器和参考驱动电路，可最大程度发挥高精度逐次逼近寄存器(SAR) ADC 的性能。优选的，为确保最大限度降低增益误差，尤其是双通道之间的偏移，需使用0.1% 精度、2ppm/K 温度漂移的高精度匹配电阻。要最大限度减小噪声，应选择更低kΩ级的反馈电阻。使用高精度匹配电阻分压器，来尽可能控制潜在增益误差。
具体的，本实施例中THS4531A 可与ADS8354 搭配使用。实际上，来自ADS8354 本身的基准电压输出将作为共模或交流电平输入信号（通常为2.5V）直接提供给THS4531A，这样可以最大限度降低偏移误差和漂移误差。为优化布局以防止串扰，尽量避免为关键信号A+、A–以及B+、B–使用过孔，本实施例采用了以下连接：差分输入信号A (A+, A–)在THS4531A的输入端反相，然后馈入至ADS8354 输入通道B。THS4531A 的差分输出信号B+ 和B– 反相连接至ADS8354 输入引脚，其中AINP_A 连接B–，AINM_A 连接B+如此便形成以下硬件关系：ADS8354 通道B 等于反相正弦/余弦编码器信号A；ADS8354 通道A 等于反相正弦/余弦编码器信号B。
通道进行反相和交换，是为了实现最佳性能布局，并最大程度降低过孔数量。
并行模拟信号路径不应影响高分辨率路径，特别是差分放大器。因此，差分信号A+、A–、B+ 和B–在输入端接和保护后实现分接，并通过偏移（尤其是偏移漂移）极低的单位增益放大器进行缓冲。后续放大器应将差分信号转换为单端信号。最低带宽至少应达到500kHz，理想状态应高到可以支持输出信号高于500kHz 的增量编码器。比较器路径的相位延迟应与高分辨率路径相似，以最大程度减小模拟信号相位偏移。
为匹配高分辨率通道，两个运算放大器偏移漂移的总和应至少达到相当于12 位的精度，从而与高分辨率通道的模拟性能完美匹配。
本实施例中比较器用于进行模拟信号A 和B 的过零检测，以及标记R 的零索引脉冲检测，并相应生成数字3.3V TTL信号ATTL、BTTL 和RTTL（通常称作ABZ）。低传播延迟的比较器可以为系统提供额外的裕度。
所有比较器的输入信号均源自单端至差分放大器的输出。如上文所述，输出信号钳位到3.3V，并通过RC电路去耦，以避免分别与模拟单端信号A 和B 发生串扰。这与高分辨率路径和该路径之间的相位匹配，而比较器输入端的RC 去耦电路与THS4531A 输出端的RC滤波器（2×10Ω 和2.2nF）匹配。
进一步的，本实施例中电源管理部分由DC/DC 降压转换器组成，用于由24V 输入电压生成6V 中间电源轨。编码器电源电压及5V 和3.3V 电源轨均由中间电压生成。由于系统及解决方案的高性能要求，大部分电源轨均由低噪声LDO 提供。其缺点在于频率限制及输出电流能力不足。由于功耗较高，散热器性能会限制最大输出电流。为降低LDO 两端的压降，使用了高效的DC/DC 开关转换器，可由24V 输入生成6V 中间电源轨。请注意确保合理的布局及元件选型，以最大程度降低开关解决方案引入的噪声。
优选的，本实施例中采用DC-DC 开关转换器，用以获得6V 中间电源轨，来为三个LDO 供电。这基本上是强制性的选型，因为在VIN/VOUT 比高的情况下，任何LDO 均不适用于进行电源转换。事实上，任何LDO 的效率均可简单计算为VOUT/VIN，在最坏情况下（最大VIN），为5.25 V/36 V≈ 14%。其余86% 的功耗由LDO封装消耗：当达到最大电流200mA 时，LDO 封装的功耗为36V×200mA ×86% =6.2W，这样轻易即可迅速损坏任何合理封装。
为满足典型值5V (±5%) 的编码器电源规范，本设计选用5.25V 编码器电源，其中0.25V 的额外裕度可补偿较长编码器连接电缆两端的压降。为编码器提供5.25V 的LDO还必须带有使能引脚。这样才可以根据需要从主机处理器断开或启动编码器电源，例如，在未连接编码器时断开编码器连接器端的电压。除出于稳定性考量所允许的输出电容/ESR范围外，LDO 无需其他具体说明；主设计中涉及SMPS 时，该范围会影响所有主要性能（噪声、EMI、效率、成本以及电路板空间）。
由于模拟信号链需要低电流，并且需要确保高性能和极低噪声，因此必须同样选用LDO。
进一步的，本实施例中主机处理器接口提供了10 引脚插头接口，用于连接主机处理器。该插头可提供必要的信号来为两条信号路径计算高分辨率插值角，这两条路径分别使用ADS8354 双路16 位ADC 和内置的双路S/H ADC（如果提供）。该接口与3.3V I/O 系统兼容。为实现可靠的GND 连接，所有奇数引脚均分配给GND。
连接正弦/余弦编码器有两种连接器选择。本实施例中，采用屏蔽SubD-15 插座连接器。此外，也可选择8引脚插头。
高分辨率路径：为进一步增强高分辨率通道的抗扰度，优选的，使用一阶低通滤波器并采用差分放大器THS4531A。要使用高达500kHz 的高分辨率通道，建议在THS4531A 反馈路径中各增加一个33pF 1%NPO/COG 电容，电容与5kΩ匹配电阻并联。要降低截止频率，可相应增大电容值。
在本说明书中所谈到的“一个实施例”、“另一个实施例”、 “实施例”等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一个实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本发明的范围内。
尽管这里参照发明的多个解释性实施例对本发明进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。

Claims (6)

1.一种采用正弦/余弦编码器的接口系统，它包括：高分辨率信号通路、双路模拟信号链、比较器模块、电源管理模块、正弦/余弦编码器及主机微控制器；其特征在于：所述高分辨率信号通路包括16位同步采样ADC；所述正弦/余弦编码器的接口连接有编码器连接器；所述电源管理模块通过所述编码器连接器与所述正弦/余弦编码器连接；所述比较器模块与所述双路模拟信号链连接；所述比较器模块与所述编码器连接器；所述双路模拟信号链连接所述编码器连接器；所述16位同步采样ADC连接所述编码器连接器；所述主机微控器连接有主机单片机接口；所述16位同步采样ADC、双路模拟信号链以及比较器模块均连接所述主机单片机接口。
2.根据权利要求1所述的采用正弦/余弦编码器的接口系统，其特征在于所述的双路模拟信号链具有EMC 保护功能的120Ω 端接。
3.根据权利要求1所述的采用正弦/余弦编码器的接口系统，其特征在于所述的16位同步采样ADC具有双信号通路，包括SPI 及一条模拟通路。
4.根据权利要求1所述的采用正弦/余弦编码器的接口系统，其特征在于所述的高分辨率信号通路包括全差分放大器；所述全差分放大器连接所述16位同步采样ADC；所述全差分放大器连接所述编码器连接器。
5.根据权利要求1所述的采用正弦/余弦编码器的接口系统，其特征在于所述的16位同步采样ADC为双通道16位同步采样ADC。
6.根据权利要求1所述的采用正弦/余弦编码器的接口系统，其特征在于所述的电源管理模块由DC/DC 降压转换器组成。
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