CN108198537B - 一种像素内存储单元、像素阵列及显示装置 - Google Patents

Abstract

本发明公开了一种像素内存储单元、像素阵列及显示装置，像素内存储单元包括：第一开关单元、第二开关单元、第三开关单元、液晶电容及储能单元；第一开关单元的控制端与栅极信号端连接，输入端与数据信号端连接，输出端与第二开关单元的控制端、第三开关单元的控制端、储能单元的第一端连接；第二开关单元的输入端与第一电源电压端连接；第二开关单元的输出端和第三开关单元的输出端均与液晶电容的第一端连接；第三开关单元的输入端、液晶电容的第二端及储能单元的第二端均与第二电源电压端连接。本申请通过设计一种结构简单、涉及器件和信号较少的像素内存储单元对应的电路结构，不仅能够实现低频显示，而且能够节省成本、降低功耗。

Description

一种像素内存储单元、像素阵列及显示装置

技术领域

本发明涉及显示器相关技术领域，特别是指一种像素内存储单元、像素阵列及显示装置。

背景技术

自LG发布第一款智能手表G WatchR以来，智能手表市场可谓劲头十足。进而使得近年来，不仅国际大厂发力智能手表领域，中国厂商也在该领域加大市场相关布局。在液晶技术改进方面，日本面板厂商在反射式LCD面板上导入MIP(memory-in-pixel，像素内存储单元)技术以降低面板功耗。2015年，JapanDisplay宣布推出一款采用MIP技术的超低功耗反射型LCD面板，可以应用于可穿戴设备。该LCD面板不仅可做到64色彩色显示，而且耗电量具有优势，可以与Sharp LCD面板媲美。目前MIP技术使用SRAM/VLC来实现。

液晶显示器的工作原理如下：液晶是一种介于固体和液体之间的特殊物质，它是一种有机化合物，常态下呈液态，但是它的分子排列却和固体晶体一样非常规则，因此取名液晶，它的另一个特殊性质在于，如果给液晶施加一个电场，会改变它的分子排列，这时如果给它配合偏振光片，它就具有阻止光线通过的作用，而在不施加电场时，光线可以顺利透过。穿戴技术中常用反射式或者半透半反式，通常需要采用低频实现，但是低频会出现很严重的漏电现象，MIP的使用使得穿戴中的显示实现了低频，甚至1Hz的实现。

但是，在实现本申请的过程中，发明人发现现有技术至少存在以下缺陷：当前的像素内存储单元不仅整个电路结构设计复杂，需要较多的晶体管器件配合使用，而且需要连接较多信号端，导致功耗依然不小。

发明内容

有鉴于此，本发明的目的在于提出一种像素内存储单元、像素阵列及显示装置，通过设计一种结构简单、涉及器件和信号较少的像素内存储单元对应的电路结构，不仅能够实现低频显示，而且能够节省成本、降低功耗。

基于上述目的本发明提供的像素内存储单元，包括：第一开关单元、第二开关单元、第三开关单元、液晶电容以及储能单元；所述第一开关单元的控制端与栅极信号端连接，所述第一开关单元的输入端与数据信号端连接，所述第一开关单元的输出端与第二开关单元的控制端、第三开关单元的控制端、储能单元的第一端连接；所述第二开关单元的输入端与第一电源电压端连接；所述第二开关单元的输出端和第三开关单元的输出端均与液晶电容的第一端连接；所述第三开关单元的输入端、液晶电容的第二端以及储能单元的第二端均与第二电源电压端连接。

可选的，所述像素内存储单元还包括充电补偿单元和放电补偿单元；所述充电补偿单元的控制端和输出端均与所述第一开关单元的输出端连接；所述充电补偿单元的输入端与第一电源电压端连接；

所述放电补偿单元的控制端和输出端均与所述第一开关单元的输出端连接；所述放电补偿单元的输入端与第三电源电压端连接。

可选的，所述充电补偿单元为第四薄膜晶体管；所述第四薄膜晶体管的栅极和所述第四薄膜晶体管的第二极均与所述第一开关单元的输出端连接；所述第四薄膜晶体管的第一极与第一电源电压端连接；其中，所述第四薄膜晶体管为NMOS晶体管；所述第四薄膜晶体管的第一极为源极或漏极，所述第四薄膜晶体管的第二极为与第一极对应的漏极或源极；

所述放电补偿单元为第五薄膜晶体管；所述第五薄膜晶体管的栅极和所述第五薄膜晶体管的第二极均与所述第一开关单元的输出端连接；所述第五薄膜晶体管的第一极与第三电源电压端连接；其中，所述第五薄膜晶体管为PMOS晶体管；所述第五薄膜晶体管的第一极为源极或漏极，所述第五薄膜晶体管的第二极为与第一极对应的漏极或源极。

可选的，所述第一电源电压端输出高电平；所述第三电源电压端输出低电平。

可选的，所述第一开关单元为第一薄膜晶体管；所述第一薄膜晶体管的栅极与栅极信号端连接；所述第一薄膜晶体管的第一极与数据信号端连接；所述第一薄膜晶体管的第二极与第二开关单元的控制端、第三开关单元的控制端、储能单元的第一端连接；

其中，所述第一薄膜晶体管的第一极为源极或漏极，所述第一薄膜晶体管的第二极为与第一极对应的漏极或源极。

可选的，所述第二开关单元为第二薄膜晶体管；所述第二薄膜晶体管的栅极与第一开关单元的输出端连接；所述第二薄膜晶体管的第一极与第一电源电压端连接；所述第二薄膜晶体管的第二极与液晶电容的第一端连接；

其中，所述第二薄膜晶体管为NMOS晶体管；所述第二薄膜晶体管的第一极为源极或漏极，所述第二薄膜晶体管的第二极为与第一极对应的漏极或源极；

所述第三开关单元为第三薄膜晶体管；所述第三薄膜晶体管的栅极与第一开关单元的输出端连接；所述第三薄膜晶体管的第一极与第二电源电压端连接；所述第三薄膜晶体管的第二极与液晶电容的第一端连接；

其中，所述第三薄膜晶体管为PMOS晶体管；所述第三薄膜晶体管的第一极为源极或漏极，所述第三薄膜晶体管的第二极为与第一极对应的漏极或源极。

可选的，所述储能单元为储能电容；所述储能电容的第一端与第一开关单元的输出端连接；所述储能电容的第二端与第二电源电压端连接。

可选的，所述像素内存储单元还包括存储电容；所述存储电容与所述液晶电容并联连接。

本申请还提供了一种像素阵列，所述像素阵列包括上述任一项所述的像素内存储单元。

本申请还提供了一种显示装置，所述显示装置包括上述所述的像素阵列。

从上面所述可以看出，本发明提供的像素内存储单元、像素阵列及显示装置，通过栅极信号端控制第一开关单元的开启或关闭，使得数据信号端中的电位信号能够分别通过第二开关单元、第三开关单元进入到液晶电容中，进而相应的实现液晶电容的充电和放电过程；此外，本申请还通过在第二开关单元、第三开关单元的控制端并联连接一个储能单元，这样使得即使栅极信号端中的高电位信号转变为低电位，储能单元中存储的能量也能够继续将第二开关单元、第三开关单元单开，进而可以持续的实现充电或放电，进一步保障像素电路中的稳定性和可靠性。因此，本申请所述像素内存储单元、像素阵列及显示装置，通过设计一种结构简单、运用器件和信号较少的像素内存储单元对应的电路结构，不仅能够实现低频显示，而且能够节省成本、降低功耗。

附图说明

图1为现有技术中像素内存储单元的结构示意图；

图2为本发明提供的像素内存储单元的一个实施例的结构示意图；

图3为本发明提供的像素内存储单元的另一个实施例的结构示意图；

图4为本发明提供的像素内存储单元对应的电路示意图；

图5为本发明提供的像素内存储单元的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

参照图1所示，为现有技术中像素内存储单元的结构示意图。当前的像素内存储单元主要通过静态随机存取存储器(SRAM)实现像素驱动信号的控制，进而使得液晶驱动模块(LC Driver)驱动像素电极(Pixel Electrode)，但是基于低频实现的目的，需要将SRAM中的电路设计的复杂，器件繁多，因此既不利于简化结构，也会带来一定的功率损耗。因此，本申请提出一种改进的结构设计，参照图2所示，为本发明提供的像素内存储单元的一个实施例的结构示意图。

具体的，由图2可知，所述像素内存储单元包括：第一开关单元1、第二开关单元2、第三开关单元3、液晶电容4以及储能单元5。所述第一开关单元1的控制端与栅极信号端连接，也即通过栅极信号端中输出的高低电平信号控制所述第一开关单元1的开启和关闭；所述第一开关单元1的输入端与数据信号端连接，所述第一开关单元1的输出端与第二开关单元2的控制端、第三开关单元3的控制端、储能单元5的第一端连接，进而可以使得在所述第一开关单元1开启后，将数据信号端中的信号传输到第二开关单元2、第三开关单元3以及储能单元5中；所述第二开关单元2的输入端与第一电源电压端连接；所述第二开关单元2的输出端和第三开关单元3的输出端均与液晶电容5的第一端连接；所述第三开关单元3的输入端、液晶电容4的第二端以及储能单元5的第二端均与第二电源电压端连接。这样使得，当控制节点Q为高电位时，所述第二开关单元2开启，进而使得第一电源电压端对液晶电容4进行充电，而当控制节点Q为低电位时，所述第三开关单元3开启，进而使得第二电源电压端对液晶电容4进行放电；当栅极信号端降为低电位使得第一开关单元1断开时，所述储能单元5中存储的能量可以继续开启第二开关单元2或者第三开关单元3，使得液晶电容4对应的像素电极能够持续的保持高电平或者低电平，实现稳定的驱动显示功能。

由上述实施例可知，本申请所述像素内存储单元通过栅极信号端控制第一开关单元的开启或关闭，使得数据信号端中的电位信号能够分别通过第二开关单元、第三开关单元进入到液晶电容中，进而相应的实现液晶电容的充电和放电过程；此外，本申请还通过在第二开关单元、第三开关单元的控制端并联连接一个储能单元，这样使得即使栅极信号端中的高电位信号转变为低电位，储能单元中存储的能量也能够继续将第二开关单元、第三开关单元单开，进而可以持续的实现充电或放电，进一步保障像素电路中的稳定性和可靠性。因此，本申请所述像素内存储单元通过设计一种结构简单、运用器件和信号较少的像素内存储单元对应的电路结构，不仅能够实现低频显示，而且能够节省成本、降低功耗。

在本申请一些可选的实施例中，参照图3所示，为本发明提供的像素内存储单元的另一个实施例的结构示意图。所述的像素内存储单元还包括充电补偿单元6和放电补偿单元7；所述充电补偿单元6的控制端和输出端均与所述第一开关单元1的输出端连接；所述充电补偿单元7的输入端与第一电源电压端连接；这样，只要控制节点Q在高电位时开启充电补偿单元6，既能够通过第一电源电压端持续对控制节点Q充电，即使存在漏电情况，也可以保证控制节点Q始终处于高电位，也即使得液晶电容4始终处于充电状态，进而保证屏幕持续亮屏。

同理，所述放电补偿单元7的控制端和输出端均与所述第一开关单元1的输出端连接；所述放电补偿单元7的输入端与第三电源电压端连接。当控制节点Q在低电位开启放电补偿单元7后，将会通过第三电源电压端对控制节点Q放电，进而保证控制节点Q始终处于低电位，也即使得液晶电容4对应屏幕保持暗屏状态。

该实施例通过增加的充电补偿单元6和放电补偿单元7，使得电路中即使出现漏电问题，也可以通过第一电源电压端和第三电源电压端实现控制节点Q的电位的稳定，进而保证整个电路结构的运行稳定性和可靠性。

需要说明的是，本申请中的第二开关单元2与第三开关单元通常是基于相反的电位实现开启和关闭的，同理，充电补偿单元6和放电补偿单元7也是同样基于相反电位实现开启和关闭的，最终使得液晶电容4基于数据信号的控制进行充放电。此外，所述液晶电容4在充电后使得屏幕亮起以及放电后使得屏幕暗屏的相关结构或者原理与常规设计相同，本申请不重复描述。

优选的，所述第一电源电压端输出高电平；所述第三电源电压端输出低电平。第二电源电压端对应的电位则表示基准电位，通常设置为所述第一电源电压端输出的高电平和第三电源电压端输出的低电平之间。

参照图4所示，为本发明提供的像素内存储单元对应的电路示意图。由图可知，本申请中的开关单元均采用薄膜晶体管实现。

具体的，所述第一开关单元1为第一薄膜晶体管M1；所述第一薄膜晶体管M1的栅极作为控制端与栅极信号端(Gate)连接；所述第一薄膜晶体管M1的第一极作为输入端与数据信号端(Date)连接；所述第一薄膜晶体管M1的第二极作为输出端与第二开关单元2的控制端、第三开关单元3的控制端、储能单元5的第一端连接；其中，所述第一薄膜晶体管M1的第一极为源极或漏极，所述第一薄膜晶体管M1的第二极为与第一极对应的漏极或源极。这样，通过栅极信号端(Gate)中电位信号的变化可以相应控制第一薄膜晶体管M1的开启或关闭，使得数据信号端(Date)从第一开关单元1输出端输出，进而相应控制第二开关单元2和第三开关单元3，并且对储能单元5进行充电。

在本申请一些可选的实施例中，所述第二开关单元2为第二薄膜晶体管M2；所述第二薄膜晶体管M2的栅极作为控制端与第一开关单元1的输出端连接；所述第二薄膜晶体管M2的第一极作为输入端与第一电源电压端(VDD)连接；所述第二薄膜晶体管M2的第二极作为输出端与液晶电容4的第一端连接；其中，所述第二薄膜晶体管M2为NMOS晶体管；所述第二薄膜晶体管M2的第一极为源极或漏极，所述第二薄膜晶体管M2的第二极为与第一极对应的漏极或源极；也即当控制节点Q为高电位时，所述第二薄膜晶体管M2打开，第一电源电压端对液晶电容4进行充电，而控制节点Q为低电位时，所述第二薄膜晶体管M2关闭。

所述第三开关单元3为第三薄膜晶体管M3；所述第三薄膜晶体管M3的栅极作为控制端与第一开关单元1的输出端连接；所述第三薄膜晶体管M3的第一极作为输入端与第二电源电压端(Vcom)连接；所述第三薄膜晶体管M3的第二极作为输出端与液晶电容4的第一端连接；其中，所述第三薄膜晶体管M3为PMOS晶体管；所述第三薄膜晶体管M3的第一极为源极或漏极，所述第三薄膜晶体管的第二极为与第一极对应的漏极或源极。这样，当控制节点Q为高电位时，所述第三薄膜晶体管M3关闭，当控制节点Q为低电位时，所述第三薄膜晶体管M3打开，使得第二电源电压端同时连接到液晶电容4的两端，进而使得显示屏幕为暗屏状态。

在本申请一些可选的实施例中，所述充电补偿单元6为第四薄膜晶体管M4；所述第四薄膜晶体管M4的栅极作为控制端、所述第四薄膜晶体管M4的第二极作为输出端均与所述第一开关单元1的输出端连接；所述第四薄膜晶体管M4的第一极作为输入端与第一电源电压端连接；其中，所述第四薄膜晶体管M4为NMOS晶体管；所述第四薄膜晶体管M4的第一极为源极或漏极，所述第四薄膜晶体管M4的第二极为与第一极对应的漏极或源极；当控制节点Q为高电位时，将会打开第四薄膜晶体管M4，进而使得第一电源电压端与控制节点Q导通，也即能够保证控制节点Q始终处于高电位状态。

所述放电补偿单元7为第五薄膜晶体管M5；所述第五薄膜晶体管M5的栅极作为控制端、所述第五薄膜晶体管M5的第二极作为输出端均与所述第一开关单元1的输出端连接；所述第五薄膜晶体管M5的第一极作为输入端与第三电源电压端(VSS)连接；其中，所述第五薄膜晶体管M5为PMOS晶体管；所述第五薄膜晶体管M5的第一极为源极或漏极，所述第五薄膜晶体管M5的第二极为与第一极对应的漏极或源极。当控制节点Q为低电位时，将会打开第五薄膜晶体管M5，使得第三电源电压端与控制节点Q导通，也即能够保证控制节点Q始终处于低电位状态。

在本申请一些可选的实施例中，所述储能单元5为储能电容C1；所述储能电容C1的第一端与第一开关单元1的输出端连接；所述储能电容C1的第二端与第二电源电压端连接。这样，通过在控制节点Q和第二电源电压之间设置一个储能电容，可以保证即使栅极信号端变为低电平，也可保证第二开关单元或者第三开关单元的开启。

在本申请一些可选的实施例中，所述像素内存储单元还包括存储电容，图中未显示；所述存储电容与所述液晶电容并联连接。这样，使得存储电容与液晶电容共同作用，实现显示屏幕的亮暗显示。

参照图5所示，为本发明提供的像素内存储单元的时序图。

当Gate(栅极信号)信号为高电平时，M1打开，若Data(数据线)信号为高电平，则Q点为高电平，将会给C1充电，M2打开，给像素电极(clc)充电，从而实现显示屏幕的亮态显示。此时，若Gate信号变为低电平，由于电容C1维持Q点处于高电平，M4打开，VDD持续给C1点充电，从而实现像素电极始终维持为高电平。

下一帧来时，若Data线为低电平时，M3打开，像素电极两端均与Vcom连接，从而实现屏幕的暗态显示，若Gate信号变为低电平时，由于电容C1维持Q点低电平电压，M5打开，VSS持续给C1点放电，从而实现像素电极维持为Vcom端相同电压。

由此，本申请提出了一种新型像素内存储单元的电路设计。主要运用NMOS和PMOS结合实现了像素内存储单元的充放电，并通过电容C1维持像素电极的锁存；此外为防止漏电，还通过一个NMOS和一个PMOS对电容进行及时补充，从而实现了像素电极的持续充/放电。本申请方案中采用的薄膜晶体管较少，所需要的信号较少，可以实现低频显示，大大减少了功耗。

在本申请的第二个方面，还提供了一种像素阵列，所述像素阵列包括上述任一项实施例所述的像素内存储单元。

在本申请的第三个方面，还提供了一种显示装置，所述显示装置包括所述的像素阵列。需要说明的是，基于像素阵列或显示装置中均包含像素内存储单元的相关结构，因此具有同样的效果，本申请不再重复赘述。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。

另外，为简化说明和讨论，并且为了不会使本发明难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本发明难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本发明的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，这些描述应被认为是说明性的而不是限制性的。

尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。

本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种像素内存储单元，其特征在于，包括：第一开关单元、第二开关单元、第三开关单元、液晶电容以及储能单元；所述第一开关单元的控制端与栅极信号端连接，所述第一开关单元的输入端与数据信号端连接，所述第一开关单元的输出端与第二开关单元的控制端、第三开关单元的控制端、储能单元的第一端连接；所述第二开关单元的输入端与第一电源电压端连接；所述第二开关单元的输出端和第三开关单元的输出端均与液晶电容的第一端连接；所述第三开关单元的输入端、液晶电容的第二端以及储能单元的第二端均与第二电源电压端连接；

充电补偿单元和放电补偿单元；所述充电补偿单元的控制端和输出端均与所述第一开关单元的输出端连接；所述充电补偿单元的输入端与第一电源电压端连接；

所述放电补偿单元的控制端和输出端均与所述第一开关单元的输出端连接；所述放电补偿单元的输入端与第三电源电压端连接。

2.根据权利要求1所述的像素内存储单元，其特征在于，所述充电补偿单元为第四薄膜晶体管；所述第四薄膜晶体管的栅极和所述第四薄膜晶体管的第二极均与所述第一开关单元的输出端连接；所述第四薄膜晶体管的第一极与第一电源电压端连接；其中，所述第四薄膜晶体管为NMOS晶体管；所述第四薄膜晶体管的第一极为源极或漏极，所述第四薄膜晶体管的第二极为与第一极对应的漏极或源极；

所述放电补偿单元为第五薄膜晶体管；所述第五薄膜晶体管的栅极和所述第五薄膜晶体管的第二极均与所述第一开关单元的输出端连接；所述第五薄膜晶体管的第一极与第三电源电压端连接；其中，所述第五薄膜晶体管为PMOS晶体管；所述第五薄膜晶体管的第一极为源极或漏极，所述第五薄膜晶体管的第二极为与第一极对应的漏极或源极。

3.根据权利要求1所述的像素内存储单元，其特征在于，所述第一电源电压端输出高电平；所述第三电源电压端输出低电平。

4.根据权利要求1-3任一项所述的像素内存储单元，其特征在于，所述第一开关单元为第一薄膜晶体管；所述第一薄膜晶体管的栅极与栅极信号端连接；所述第一薄膜晶体管的第一极与数据信号端连接；所述第一薄膜晶体管的第二极与第二开关单元的控制端、第三开关单元的控制端、储能单元的第一端连接；

其中，所述第一薄膜晶体管的第一极为源极或漏极，所述第一薄膜晶体管的第二极为与第一极对应的漏极或源极。

5.根据权利要求1-3任一项所述的像素内存储单元，其特征在于，所述第二开关单元为第二薄膜晶体管；所述第二薄膜晶体管的栅极与第一开关单元的输出端连接；所述第二薄膜晶体管的第一极与第一电源电压端连接；所述第二薄膜晶体管的第二极与液晶电容的第一端连接；

其中，所述第二薄膜晶体管为NMOS晶体管；所述第二薄膜晶体管的第一极为源极或漏极，所述第二薄膜晶体管的第二极为与第一极对应的漏极或源极；

所述第三开关单元为第三薄膜晶体管；所述第三薄膜晶体管的栅极与第一开关单元的输出端连接；所述第三薄膜晶体管的第一极与第二电源电压端连接；所述第三薄膜晶体管的第二极与液晶电容的第一端连接；

其中，所述第三薄膜晶体管为PMOS晶体管；所述第三薄膜晶体管的第一极为源极或漏极，所述第三薄膜晶体管的第二极为与第一极对应的漏极或源极。

6.根据权利要求1-3任一项所述的像素内存储单元，其特征在于，所述储能单元为储能电容；所述储能电容的第一端与第一开关单元的输出端连接；所述储能电容的第二端与第二电源电压端连接。

7.根据权利要求1-3任一项所述的像素内存储单元，其特征在于，所述像素内存储单元还包括存储电容；所述存储电容与所述液晶电容并联连接。

8.一种像素阵列，其特征在于，所述像素阵列包括权利要求1-7任一项所述的像素内存储单元。

9.一种显示装置，其特征在于，所述显示装置包括权利要求8所述的像素阵列。

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