CN1081368C

CN1081368C - 实现邻域图象数据并行存取的方法及邻域图象帧存储体

Info

Publication number: CN1081368C
Application number: CN97112577A
Authority: CN
Inventors: 苏光大; 左永荣
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 2002-03-20
Anticipated expiration: 2017-06-27
Also published as: CN1176440A

Abstract

本发明属于超高速图象处理的方法，本发明由多个独立地址线，数据线的存储芯片构成的存储阵列，双向多路开关，地址变换电路，排序电路，控制电路组成邻域图象帧存储体，从而实现了在邻域图象帧存储体中邻域图象数据的并行存取，并极大地提高了图象数据传输率。

Description

实现邻域图象数据并行存取的方法及邻域图象帧存储体

本发明属于广义的数字图象处理领域，特别涉及超高速图象处理的方法。

在军事上的目标跟踪、在实时的在线图象检测以及在许多高速的图象分析量测中，常常要求超高速的图象处理，为达到超高速图象处理的要求，长期以来，这一领域的研究人员把注意力主要集中在硬件处理器的研究上，而大多数的硬件处理器采用DSP芯片，用得较多的有美国TI公司的TMS320系列芯片以及英国INMOS公司的A100、A110芯片，为了提高处理速度，一方面倾力提高DSP芯片的性能，同时也采用多个DSP芯片并行处理，在结构上，也采用了一些诸如SYSTOLIC的处理结构，有的也采用多个CPU并行处理，如此种种，往往花费了昂贵的代价而收效甚微。究其原因，其症结在图象数据的组织上。因为图象处理的许多算法都涉及图象邻域处理，有效及时地向高速的硬件处理器提供邻域图象数据，做到数据并行、处理并行，以致达到真正的并行图象处理，这才是超高速图象处理的关键所在。当前的数字图象处理系统，其图象帧存储阵列的数据流基本有两种形式：随机单点和顺序单行的数据组织形式。视频图象按顺序单行存入图象帧存储阵列或按顺序单行从图象帧存储阵列依次读出视频图象，为了实现实时的卷积处理，一些DSP芯片内置了SRAM存储器(如A110芯片)并采用行延迟的方法以形成卷积处理所需要的图象数据，这种方法局限性大、时序复杂且不能实现随机邻域图象数据的存取。

本发明的目的是针对目前图象存储结构不灵活，满足不了超高速图象处理的多种需要的不足之处，提出了实现邻域图象并行存取的方法及邻域图象帧存储体的结构，从而实现了邻域图象数据的并行存取，并极大地提高了图象数据传输率。

本发明指的邻域数据包括相邻两行或相邻两行以上的行顺序邻域数据(最少应包括相邻两行且相同列的两点)和随机地址的邻域数据(最少应包括相邻两行且相同列的两点)。

本发明提出一种行顺序的M×N邻域图象数据并行存取的方法，其特征在于，包括以下步骤：

1).确定待处理的图象邻域尺寸为M×N，M×N指M行N列，M≥2，N≥1。

2).用L/D个具有独立地址线和数据线的存储芯片构成一次并行存取L×1结构的邻域图象帧存储阵列，实现一次存取操作并行存取M×1个邻域数据，其中，L＝2^a，a≥1，L满足2^a-1≤M≤L的条件，D＝2^x，x为整数，L×1表示L行1列，M×1表示M行1列；

3).存储芯片的每一个地址所确定的存储单元存放D个图象象素，将图象象素分别存入不同的存储芯片，其存储规律为：图象象素的行地址为L×I+K

其中I＝0，1，2，3，…； K＝0，1，2，…，L-1

将行地址为L×I+K的图象象素存入L/D个存储芯片；

I的最大值由一幅图象的最大垂直分辨率决定，如一幅图象的最大垂直分辨率为512行，则I＝512/L-1；

在图象数据存入该存储阵列时，则以K的数值来控制存储芯片的写时序，以此达到写入正确的数据的目的；

4).将图象数据读出该存储阵列时，一次读操作并行读出包括M×1个相邻行的行邻域数据，每个芯片的操作时序相同；

在图象数据并行读出该存储阵列时，对于每一个确定的I，如果所取出的邻域数据的行数都处于L×I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于L×I+K范围内，则处于L×I+K范围内的存储芯片的行地址为I，不处于L×I+K范围内的存储芯片的行地址为I+1。

5).在图象存储器阵列的数据输出端接有对存储器阵列输出的数据进行排序的数据排序电路，以形成正确的行顺序邻域数据。在数据排序电路之后，接有M×N个数据锁存器，由此形成了并行的M×N邻域图象数据。

2.一种M×N随机邻域图象数据存取的方法：

1).确定待处理的图象邻域尺寸为M×N，M为行，N为列，M≥2，N≥1；

2).用(H/C)×(W/D)个具有独立地址线和数据线的存储芯片构成一次并行存取H×W结构的邻域图象帧存储阵列。实现一次存取操作并行存取M×N个邻域数据，其中H＝2^b，b≥1，H满足2^b-1≤M≤H的条件，＝2^b，b≥1，满足2^b-1≤M≤W的条件，C＝2^y，D＝2^x，x、y为整数，H×W表示H行W列；

3).存储芯片的每一个地址所确定的存储单元存放C×D个图象象素，C为行，D为列，将图象象素分别存入不同的存储芯片，其存储规律如下：

图象象素的行地址为H×I+K

其中I＝0，1，2，3，…；K＝0，1，2，…，H-1

图象象素的列地址为W×J+F

其中J=0，1，2，3，…；F=0，1，2，…，W-1

将行地址为H×I+K且列地址为W×J+F的图象象素存入(H/C)×(W/D)个存储芯片中；

在图象数据存入该存储阵列时，则以K、F的数值来控制存储芯片的写时序，以此达到写入正确数据的目的；

4).将图象数据读出该存储阵列时，一次读操作并行读出包括H×W的邻域数据，每个芯片的操作时序相同；

在图象数据并行读出该存储阵列时，对于每一个确定的I，如果所取出的邻域数据的行数都处于H×I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于H×I+K范围内，则处于H×I+K范围内的存储芯片的行地址为I，不处于H×I+K范围内的存储芯片的行地址为I+1。而对于每一个确定的J，如果所取出的邻域数据的列数都处于W×J+F范围内，则每个存储芯片的列地址都是相同的，均为J；如果所取出的邻域数据的列数不都处于W×J+F范围内，则处于W×J+F范围内的存储芯片的列地址为J，不处于W×J+F范围内的存储芯片的列地址为J+1；

5).在图象存储器阵列的数据输出端接有对存储器阵列输出的数据进行锁存的M×N数据锁存器，在M×N数据锁存器之后接有对数据进行排序的数据排序电路，由此形成了并行的M×N邻域图象数据。

实现邻域图象并行存取的邻域图象帧存储体，如图1所示，其特征在于由多个独立地址线，数据线的存储芯片构成的存储阵列，将图象数据分别输入、输出所说的存储阵列中的每个存储芯片的双向多路开关，对存储单元进行邻域寻址的地址变换电路，对输出数据进行排序的排序电路，对读写数据提供正确时序的读写时序控制电路；其中，A/D数据送入双向多路开关，继而通过多路开关存入存储阵列，存储阵列的一路数据送入多双向多路开关，继而通过多路开关输出D/A数据，存储阵列的另一路数据送入数据排序电路进行数据排序，排序电路输出的数据送入数据锁存电路，形成邻域数据；地址变换电路输出的地址送入存储阵列，读写电路输出的读写时序送入存储阵列。

本发明所述的数据形式如下列M个小类：

小类1：一次操作存取两相邻行中的N种邻域数据中的一种(“○”表示数据，下同)

J J J+1 J J+1 J+2 J J+1 J+2 J+N-1

列列列列列列列列列列I行 ○ I行 ○ ○ I行 ○ ○ ○… I行 ○ ○ ○… ○I+1行 ○ I+1行○ ○ I+1行 ○ ○ ○… I+1行 ○ ○ ○… ○(1) (2) (3) (N)小类2：一次操作存取三相邻行中的N种邻域数据中的一种

J J J+1 J J+1J+2 J J+1J+2 J+N-1

列列列列列列列列列列I行 ○ I行 ○ ○ I行 ○ ○ ○…I行 ○ ○ ○… ○I+1行 ○ I+1行 ○ ○ I+1行 ○ ○ ○…I+1行 ○ ○ ○… ○I+2行 ○ I+2行 ○ ○ I+2行 ○ ○ ○…I+2行 ○ ○ ○… ○(1) (2) (3) (N)小类M：一次操作存取M相邻行中的N种邻域数据中的一种

J J J+1 J J+1J+2 J J+1 J+2 J+N-1

列列列列列列列列列列I行 ○ I行 ○ ○ I行 ○ ○ ○…I行 ○ ○ ○… ○I+1行 ○ I+1行 ○ ○ I+1行 ○ ○ ○…I+1行 ○ ○ ○… ○I+2行 ○ I+2行 ○ ○ I+2行 ○ ○ ○…I+2行 ○ ○ ○… ○· · · · ··· ·· · · · ··· ·I+M行○ I+M行 ○ ○ I+M行 ○○○…I+M行 ○ ○ ○…○(1) (2) (3) (N)

在一个邻域图象帧存储阵列里的一个读操作周期、一个写操作周期、一个读改写操作周期、一个页面读操作周期、一个页面写操作周期、一个页面读改写操作周期、一个VRAM的读传输操作周期、一个VRAM的写传输操作周期、一个FIF0芯片的FI和F0操作周期，/VRAM芯片的SAM端口的一个串入和串出操作周期，同时读出或写入如下类型的邻域数据：

(I).相邻两行或相邻两行以上的行顺序邻域数据(最少应包括相邻两行且相同列的两点)。

这类数据的特点是：在邻域图象帧存储阵列里，每次存取的数据可以是任意地址的邻域数据，但在相邻的两次同类操作中，其存取的数据一定是相同行的或相邻行(隔行扫描时则是相邻两行)的；

(II).随机地址的邻域数据(最少应包括相邻两行且相同列的两点)。

这类数据的特点是：在邻域图象帧存储阵列里，每次存取的数据可以是任意地址的邻域数据，在相邻的两次同类操作中，其行列地址可以不同。其数据形式如上M个小类所示的相邻两行或相邻两行以上的行顺序邻域数据的M个小类里的一种或多种。

本发明所述的邻域图象帧存储阵列存取的邻域数据在象素bit位长度上可以是多bit的，这类邻域数据属于多灰度图象(简称为灰度图象)和真彩色图象邻域数据，这类邻域图象帧存储阵列统称为灰度邻域图象帧存储阵列，上述的邻域图象帧存储阵列存取的邻域数据在象素bit位长度上可以是1bit的，这类邻域图象帧存储阵列称为二值邻域图象帧存储阵列。

邻域图象帧存储阵列在结构上分为完全地址结构和不完全地址结构邻域图象帧存储阵列，所谓完全地址结构邻域图象帧存储阵列，是指每一个邻域图象帧存储阵列的存储单元对应一个图象象素(无论是多值邻域图象帧存储阵列或是二值邻域图象帧存储阵列)，也就是说，在这种结构下邻域图象帧存储阵列的存储芯片的存储单元地址和图象象素是一一对应的。即上述方法中D≤1的情况。所谓不完全地址结构邻域图象帧存储阵列，是指一个邻域图象帧存储阵列的存储单元对应两个或两个以上的图象象素(无论是多值邻域图象帧存储阵列或是二值邻域图象帧存储阵列)，也就是说，在这种结构下邻域图象帧存储阵列的存储芯片的存储单元地址和图象象素不是一一对应的，至少是一个存储芯片的存储单元地址对应两个图象象素，即上述方法中D＞1的情况。例如用16bit字长的存储芯片构成8bit字长的多灰度邻域图象帧存储阵列，可以结构成一个存储芯片的存储单元地址对应两个图象象素的邻域存储，其结构如图2所示，再如用4bit字长的存储芯片构成1bit字长的二值邻域图象帧存储阵列，可以结构成一个存储芯片的存储单元地址对应四个图象象素的邻域存储，其结构如图3所示。

在不完全地址结构邻域图象帧存储阵列里，邻域图象帧存储阵列里的存储芯片的地址容量可以小于一幅数字图象象素个数，邻域图象帧存储阵列里的存储芯片的每一个存储单元的bit数量一定大于图象单个象素的bit数。

本发明具有如下特点：

1.可以构成2×2、3×3、4×4、8×8乃至更大随机邻域数据的邻域图象帧存储阵列，并可在单个存储阵列存取周期存取以上的随机邻域数据。

2.可以形成相邻2行多列、3行多列、4行多列乃至更大的行顺序邻域数据并可在高达33ns的时间里获得以上的行顺序邻域数据。

3.配上A/D电路、接口电路、邻域硬件处理等电路，连上微机(或单片机、DSP芯片)、摄像机等设备以及相应的软件，构成各种各样的高速系统。

附图简要说明：

图1为邻域图象帧存储阵列的框图。

图2为一个存储芯片的存储单元地址对应二个图象象素。

图3为一个存储芯片的存储单元地址对应四个图象象素。

图4.例1地址总线和数据总线的连接。

图5.例1图象数据存储在存储芯片里的位置。

图6.读出的4×4邻域数据排列。

图7.用256K×4bitVRAM芯片来构成相邻两行的行顺序邻域数据的邻域图象帧存储阵列。

图8.例2的地址总线和数据总线的连接。

图9.例2的图象数据存储在存储芯片里的位置。

图10.用256K×4bitVRAM芯片来构成3×3邻域数据的二值随机邻域图象帧存储阵列。

图11.图象邻域帧存储阵列支持的四种数据形式

例1.用完全地址结构实现4×4邻域的邻域图象帧存储阵列。

该存储阵列地址总线和数据总线的连接如图4所示，图象数据存储在存储芯片里的位置如图5所示。

从图4可以看出，每一个存储芯片都有自己独立的地址线(AN)和数据线(DN)，16个独立的存储芯片构成了一个4×4邻域的邻域图象帧存储阵列，能够完成4×4邻域数据的并行存取。在图5中，“○”表示每一个图象数据，它的下方标明该图象数据所处在的存储芯片的序号，图中最上面一行标明每一个存储芯片对应的图象数据的列地址，图中最左面的一列标明每一个存储芯片对应的图象数据的行地址，图中的一个方框表示随机的一个4×4数据邻域。在所给出的图象数据存储在存储芯片里的位置中，我们可以看到，每一个图象数据，存储在图4所示的邻域图象帧存储阵列中，其地址由两部分组成：基址+偏移地址。在每一次邻域存取中，每一个存储芯片对应的图象数据的行地址记为A′H，则：

A′_H＝4(N+M)+K …… (1)

式中，4(N+M)部分为基址，K为偏移地址，M＝0、1，K＝0、1、2、3。同理，在每一次邻域存取中，每一个存储芯片对应的图象数据的列地址记为A′_V，则：

A′_V＝4(J+I)+F …… (2)

式中，4(J+I)部分为基址，F为偏移地址，I＝0、1，F＝0、1、2、3。

用K、F的值来控制存储芯片的写时序，如K＝0、F＝2，则图4中列号为0行号为2的T8芯片进行写入。

送到16个存储芯片的地址只是图象数据的基址，16个存储芯片的实际地址和图象数据地址不一样，在图4所示的4×4邻域的邻域图象帧存储阵列，图象数据行地址的基址右移两位则为存储芯片的行地址，同理图象数据列地址的基址右移两位则为存储芯片的列地址，于是，在每一次邻域存取中，每一个存储芯片的行地址记为AH，则：

A_H＝N+M …… (3)

式中，M＝0、1。

同理，在每一次邻域存取中，每一个存储芯片的列地址记为AV，则：

A_V＝J+I …… (4)

式中，I＝0、1。

在每一次邻域存取中，16个独立的存储芯片各自地址(A1～A16)不一定相同，以图5中方框所包含的4×4数据邻域为例，16点邻域数据按从左到从上到下的顺序排列，其存储的芯片顺序应为：T6、T7、T4、T5、T10、T11、T8、T9、T14、T15、T12、T13、T2、T3、T1、T2，可以看出，在这一次邻域存取里，T4、T5、T8、T9、T12、T13、T0、T1存储芯片的行地址的M=1，其它存储芯片的行地址的M＝0。同理，在这一次邻域存取里，T2、T3、T0、T1存储芯片的列地址的M＝1，其它存储芯片的列地址的M＝0。从本例可以看出，一个邻域图象帧存储阵列，必定要进行地址运算，也就是说要设有加法器，要进行式3、式4的运算。

另一方面，在邻域数据的并行读出操作时里，需要对所读出的数据进行排序，以便得到以左上角为起点的顺序的4×4数据邻域，图4中16个独立的存储芯片各自输出的数据线分别为D0～D15，其中一组数据线以DN来表示，而正确的4×4邻域数据线分别为D0′～D15′，排列顺序如图6所示，其中一组数据线以D′N来表示，4×4数据邻域左上角起点的一组数据线以D0′来表示，则：

D0′＝DN …… (5)

式中N＝4×I+M

得到了D0′对应的存储芯片号以后，通过行列基址数I、M可以推算出DN′对应的存储芯片号。图5准确地说明了图象数据存储在存储芯片里的位置，由此可以得到4×4邻域的邻域图象帧存储阵列的地址变换和数据排序。图4所示的4×4邻域的邻域图象帧存储阵列可以是多bit的邻域图象帧存储阵列，也可以是二值的邻域图象帧存储阵列，这要看构成每个独立帧存储阵列的存储芯片的bit长度。例2.用不完全地址结构实现3×3邻域的二值邻域图象帧存储阵列。

这里选用存储芯片的每一个存储单元的bit数为4bit，该存储阵列地址总线和数据总线的连接如图8所示，图象数据存储在存储芯片里的位置如图9所示。

例2的结构和例1的结构不同，例1是由完全地址构成的4×4邻域的邻域图象帧存储阵列，每一个图象象素都对应一个存储芯片的一个存储单元，用以构成4×4邻域的邻域图象帧存储阵列，至少需要16片存储芯片，而在例2里，一个存储芯片的一个存储单元的四个bit分别对应四个象素，用以构成不完全的4×4邻域的有限制的二值邻域图象帧存储阵列，则只需要四片存储芯片，这种奇迹般的减少，将使得大邻域的二值邻域图象帧存储阵列易于实现。这里之所以称其为有限制的二值邻域图象帧存储阵列，是指在图8所示的存储结构里，如果随机存取4×4的一个邻域，其图象象素首址的行列地址都必须是偶数，这就是称为有限制的二值邻域图象帧存储阵列的缘由。但是，由图8所示的存储结构而成的二值邻域图象帧存储阵列，可以成为3×3邻域的二值邻域图象帧存储阵列，其图象象素首址的行列地址不再受限。图9中的实线框所包围的3×3邻域，就是一个随机的3×3邻域。和例1类似，例2也有地址变换的数据排序等问题，这里不再赘叙。

我们以图7、图10所示的结构作为实现邻域图象数据并行存取的邻域图象帧存储阵列结构的实例并结合附图详细说明如下：

实例1：用VRAM芯片来构成邻域图象数据种类中第1小类第(2)种邻域数据(字长为8bit)的邻域图象帧存储阵列并采用完全的地址结构。利用该芯片的SAM快速端口读出邻域图象数据，可以获得相邻两行的行顺序邻域数据，从而实现电视实时的roberts算法、二值分割和直方图统计。该邻域图象帧存储阵列的电路框图如图7所示。

这是一个行顺序的2X2邻域图象帧存储阵列。根据行顺序的M×N邻域图象数据并行存取的方法，此时M＝2，N＝2，L＝2，x＝-1，D＝1/2，表明2个存储芯片存储一个图象象素，共采用L/D＝4个具有独立地址线和数据线的存储芯片，同时K＝0、1，写入行地址为L×I+K的图象数据，当K＝0时，写入T0、T1，当K＝1时，写入T1、T2。

图7中，T0～T3是四片VRAM存储芯片，可选用日本东芝公司的TC524256BZ-80 VRAM存储芯片，该芯片的存储容量为512X512X4bit，为了简化电路，选用了美国TI公司的TMS34010芯片，这个芯片集计算机接口、同步时序产生、帧存储阵列时序形成和硬件处理于一身，使用起来比较方便。VRAM存储芯片分DRAM端口和SAM端口，在本结构里，计算机访问帧存储阵列，使用了VRAM存储芯片的DRAM端口，这时的数据通道包括双向数据驱动(1)、TMS34010、双向数据驱动(2)，其中高四位数据连到T0、T2存储芯片的DRAM数据线上(MD4～MD7)，低四位数据连到T1、T3存储芯片的DRAM数据线上(MD0～MD3)。速度快的A/D、D/A和硬件处理则使用VRAM存储芯片的SAM端口，如图所示，四个SAM端口的数据线分别为0D0～0D3、0D4～0D7、0D8～0D11、0D12～0D15，这些数据线连到双向多路开关，摄像机来的视频图象经A/D变换后形成AD0～AD7的数据也送到双向多路开关，在图象采集时，可以把数字的视频图象数据存入存储阵列中。双向多路开关输出三路数据，一路送到D/A去作为显示数据(DA0～DA7)，另两路送到排序电路，排序电路的作用是准确地输出两点的数据，使D0这一路的行地址总比D1这一路的行地址少1。然后经两级同样的锁存，锁存脉冲为VCLK，每一级锁存器可由两片74LS374构成，由此形成行顺序的2×2邻域的图象数据(1D0～1D7、2D0～2D7、3D0～3D7、4D0～4D7)，提供Roberts算法需要的邻域数据。存储阵列的地址分为两路，T0、T1使用一路地址(A1)，T2、T3使用另一路地址(A2)，T0、T1存储芯片存储偶数行的图象数据，T2、T3存储芯片存储奇数行的图象数据，在地址变换器中设置了加法器，根据当前存取的首址，地址变换器中自动地输出两路地址。时序发生器提供存储芯片所需要的一切时序，该时序分为两路，一路送给T0、T1存储芯片，另一路送给T2、T3存储芯片，这两路信号都包括VRAM芯片所需要的/RAS、/CAS、/WE、/OE、/SOE和SC信号。TMS34010芯片还产生系统使用的同步时序，包括行同步、场同步以及复合消隐信号。

实例2：用VRAM芯片来实现例(2)的功能，即用不完全地址结构实现3×3邻域的二值邻域图象帧存储阵列，该邻域图象帧存储阵列的电路框图如图10所示。

这是一个3×3随机邻域图象帧存储阵列。根据M×N邻域图象数据并行存取的方法，此时M＝3，N＝3，H＝4，W＝4，y＝1，x＝1，C＝2，D＝2，表明一个存储芯片存储4个图象象素，共采用(H/C)×(W/D)＝4个具有独立地址线和数据线的存储芯片，同时K＝0、1、2、3，F＝0、1、2、3，写入行地址为L×I+K且列地址为W×J+F的图象数据，如K＝1、F＝0时，写入T0的D2 bit位；如K＝1、F＝1时，写入T0的D3 bit位。

图中，T0～T3是四片VRAM存储芯片，可选用日本东芝公司的TC524258BZ-80 VRAM存储芯片，其容量为256K×4bit，该二值邻域图象帧存储阵列采用图8使用的存储结构，其图象数据存储在存储芯片里的位置，也如图9所示。1bit高速的二值图象数据FD0通过多路开关按照视频速率写入VRAM芯片的SAM，然后经写传输操作，按图9所示的数据结构，存入T0～T3的存储芯片，这四个存储芯片的地址线、数据线(包括DRAM端口、SAM端口)都是独立的，地址变换器给出了四路独立的地址A0～A3，分别加到T0～T3存储芯片的地址线上，3×3邻域数据是从VRAM芯片的DRAM端口读出后再经排序电路形成的，如图9中的实线小窗口的3×3邻域数据，顺序为从左到右、从上向下，数据依次记为LD0～LD8，3×3邻域数据是任何随机地址上的邻域数据，只要给定一个地址，就能够读出以该地址为中心的3×3邻域数据，这种存储结构，特别适于链码结构的边界跟踪，因为这种算法就是需要随机地址上的3×3邻域数据。当然，本实例也可得到4×4的邻域数据，但4×4的邻域数据的起点(左上点)的行列地址必须是偶数。本实例的其他部分(如TMS34010等)的论述如实例1。

邻域图象帧存储阵列有效地解决了M×N图象邻域的并行存取的问题，也就是说，可以在存储阵列的一个存取操作周期里实现M×N图象邻域的并行存取，从理论上讲，M和N的取值可以很大，由此可见，其存取效率是非常高的。举例来说，在例1中，如果用VRAM构成完全地址结构的4×4邻域的邻域图象帧存储阵列并采用VRAM芯片的SAM快速端口，可以做到在40ns的时间里同时获得16个8bit(甚至更多的bit)的图象邻域数据，这时的数据吞吐率相当于实时视频图象数据传输率的40倍(即相当于16MB/S的数据传输率)，如果构成更大图象邻域的邻域图象帧存储阵列，其数据传输频率更是高得惊人。再比如在例2里，如果用VRAM构成不完全地址结构的3×3邻域的二值邻域图象帧存储阵列并采用VRAM芯片的DRAM端口，这样可以进行3×3随机邻域图象的读出，由此进而实现硬件的链码结构的边界跟踪，由此所达到的高速跟踪速度，是目前其它硬软件方法达不到的。可见，采用邻域图象帧存储阵列来构成高速的图象处理系统，硬件处理器将不再是等待图象数据，而是难以及时处理最高速的邻域图象数据。

本发明结构的图象邻域帧存储阵列支持四种数据形式，如图11所示，其中图(a)、(b)两种数据形式是常规图象帧存储阵列常使用的数据形式，图(a)所示的数据形式也包括从两个独立帧存储阵列同时存取相同点的数据形式，图(b)所示的数据形式也包括从两个独立帧存储阵列同时存取相同行的数据形式，而图(c)、图(d)则是图象邻域帧存储阵列的特定数据形式，当然也包含从两个独立图象邻域帧存储阵列同时存取相同点邻域和相同行邻域的数据形式。

应该指出，类似实例1的不完全地址结构的二值邻域图象帧存储阵列在二值邻域图象处理里，具有重要的作用；类似实例2的多行行顺序邻域数据的邻域图象帧存储阵列在多灰度邻域图象处理里，具有重要的作用。

本发明有效地解决了M×N图象邻域的并行存取的问题，也就是说，可以在存储阵列的一个存取操作周期里实现M×N图象邻域的并行存取，从理论上讲，M和N的取值可以很大，由此可见，其存取效率是非常高的。举例来说，从例1中，如果用VRAM构成完全地址结构的4×4邻域的邻域图象帧存储阵列并采用VRAM芯片的SAM快速端口，可以做到在40ns的时间里同时获16个8bit(甚至更多的bit)的图象邻域数据，这时的数据吞吐率相当于实时视频图象数据传输率的40倍(即相当于16MB/S的数据传输率)，如果构成更大图象邻域的邻域图象帧存储阵列，其数据传输频率更是高得惊人。再比如在例2里，如果用VRAM构成不完全地址结构的3×3邻域的二值邻域图象帧存储阵列并采用VRAM芯片的DRAM端口，这样可以进行3×3随机邻域图象的读出，由此进而实现硬件的链码结构的边界跟踪，由此所达到的高速跟踪速度，是目前其它硬件方法达不到的。可见，采用邻域图象帧存储阵列来构成高速的图象处理系统，硬件处理器将不再是等待图象数据，而是难以及时处理最高速的邻域图象数据。

Claims

1、一种行顺序的M×N邻域图象数据并行存取的方法，其特征在于，包括以下步骤：

2).用L/D个具有独立地址线和数据线的存储芯片构成一次并行存取L×1结构的邻域图象帧存储阵列，实现一次存取操作并行存取M×1个邻域数据，其中，L＝2^b，b≥1，L满足2^b-1≤M≤L的条件，D＝2^x，x为整数；

3).存储芯片的每一个地址所确定的存储单元存放D个图象象素，将图象象素分别存入不同的存储芯片，其存储规律为：图象象素的行地址为

L×I+K

其中I＝0，1，2，3，…；K＝0，1，2，…，L-1

将行地址为L×I+K的图象象素存入L/D个存储芯片；

在图象数据并行读出该存储阵列时，对于每一个确定的I，如果所取出的邻域数据的行数都处于L×I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于L×I+K范围内，则处于L×I+K范围内的存储芯片的行地址为I，不处于L×I+K范围内的存储芯片的行地址为I+1；

5).在图象存储器阵列的数据输出端接有对存储器阵列输出的数据进行排序的数据排序电路，以形成正确的行顺序邻域数据，在数据排序电路之后，接有M×N个数据锁存器，由此形成了并行的M×N邻域图象数据。

2.一种M×N随机邻域图象数据并行存取的方法：

2).用(H/C)×(W/D)个具有独立地址线和数据线的存储芯片构成一次并行存取H×W结构的邻域图象帧存储阵列，实现一次存取操作并行存取M×N个邻域数据，其中H＝2^b，b≥1，H满足2^b-1≤M≤H的条件，W＝2^a，a≥1，W满足2^a-1≤M≤W的条件，C＝2^y，D＝2^x，x、y为整数；

图象象素的行地址为H×I+K

其中I＝0，1，2，3，…；K＝0，1，2，…，H-1

图象象素的列地址为W×J+F

其中J＝0，1，2，3，…；F＝0，1，2，…，W-1

在图象数据并行读出该存储阵列时，对于每一个确定的I，如果所取出的邻域数据的行数都处于H×I+K范围内，则每个存储芯片的行地址都是相同的，均为I；如果所取出的邻域数据的行数不都处于H×I+K范围内，则处于H×I+K范围内的存储芯片的行地址为I，不处于H×I+K范围内的存储芯片的行地址为I+1，而对于每一个确定的J，如果所取出的邻域数据的列数都处于W×J+F范围内，则每个存储芯片的列地址都是相同的，均为J；如果所取出的邻域数据的列数不都处于W×J+F范围内，则处于W×J+F范围内的存储芯片的列地址为J，不处于W×J+F范围内的存储芯片的列地址为J+1；

3、实现邻域图象并行存取的邻域图象帧存储体，其特征在于由多个独立地址线，数据线的存储芯片构成的存储阵列，将图象数据分别输入、输出所说的存储阵列中的每个存储芯片的双向多路开关，对存储单元进行邻域寻址的地址变换电路，对输出数据进行排序的排序电路，对读写数据提供正确时序的读写时序控制电路；其中，A/D数据送入双向多路开关，继而通过多路开关存入存储阵列，存储阵列的一路数据送入双向多路开关，继而通过多路开关输出D/A数据，存储阵列的另一路数据送入数据排序电路进行数据排序，排序电路输出的数据送入数据锁存电路，形成邻域数据；地址变换电路输出的地址送入存储阵列，读写电路输出的读写时序送入存储阵列。