CN108108265A - 一种降低快闪存储器比特错误率的方法 - Google Patents

一种降低快闪存储器比特错误率的方法 Download PDF

Info

Publication number
CN108108265A
CN108108265A CN201810030688.6A CN201810030688A CN108108265A CN 108108265 A CN108108265 A CN 108108265A CN 201810030688 A CN201810030688 A CN 201810030688A CN 108108265 A CN108108265 A CN 108108265A
Authority
CN
China
Prior art keywords
flash memory
flash
read
voltage
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810030688.6A
Other languages
English (en)
Inventor
许豪江
李庭育
魏智汎
黄中柱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Hua Cun Electronic Technology Co Ltd
Original Assignee
Jiangsu Hua Cun Electronic Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Hua Cun Electronic Technology Co Ltd filed Critical Jiangsu Hua Cun Electronic Technology Co Ltd
Priority to CN201810030688.6A priority Critical patent/CN108108265A/zh
Publication of CN108108265A publication Critical patent/CN108108265A/zh
Priority to PCT/CN2018/099750 priority patent/WO2019136972A1/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/102—Error in check bits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开了一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，闪存控制装置通过总线连接多个闪存芯片，闪存控制装置内设有闪存指令控制装置和调整电压装置，闪存指令控制装置可以对闪存芯片写入、抹除和读取指令，调整电压装置可以调整闪存芯片电压，本发明提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。

Description

一种降低快闪存储器比特错误率的方法
技术领域
本发明涉及闪存技术领域，具体为一种降低快闪存储器比特错误率的方法。
背景技术
闪存是一种非挥发性固态存储装置，可电擦除和重新写入，是一种特定类型的电可擦除可写入只读存储器（EEPROM）装置。传统的快闪存储器将单个信息存储在每个存储单元中，使得每个存储单元可以被编程以假设两种可能状态。传统的闪存，因此通常被称为单级单元（SLC）闪存或单个单元（SBC）闪存存储器。现代快闪存储器能够在每个存储单元中存储两个或多个信息位，使得每个存储单元可以被编程以假定有两种以上的可能状态。现代的闪存，因此通常被称为多级单元（MLC）闪存或多点单元（MBC）快闪存储器。
在多级单元(MLC)闪存存储器中，不同状态的数据被写入到闪存的浮动闸。由于浮动闸的电荷具体地确定相应的阈值电压，因此可以根据其不同的阈值电压从多级单元闪速存储器读取数据。由于存储单元中的变化在制造、操作或根据其他因素，每个状态的阈值电压不是一个定值，而是一个范围。当读出闪存时，将电池的阈值电压与读取电压进行比较，以确定其状态。
读取来自传统多级单元闪存的数据的读取电压是恒定的。然而在实践中，阈值电压分布可能偏移，在闪存已经受到预定数量的写入/擦除周期或预定的数据保留时间之后。此外，由于相邻页引起的耦合效应，分布可能充分扩大，使得相邻状态可能部分重叠。例如，具有读取电压阀值0的初始分布A在长时间不经过写入/擦除周期之后可能遭受保留问题，因此以新的读取电压阀值1向下漂移到移位分布B。此外移位分布B的相邻状态部分重叠，导致错误位。如果重叠的范围很大，纠错控制（ECC）可能无法纠正错误位。
针对传统的MLC和SLC闪存可能导致读取错误由于耦合效应，出现需要提出了一些新的降低快闪存储器的比特错误率的方案。在上述的观点，这是本发明的一个目的是提供一种方法的为减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。
读取相邻页，如果相邻页是干扰页，则设置触发标记。至少两个不同的读取电压从相邻页读取数据至少两次。与原始页和相邻页相关联的阈值电压分布是根据读取数据和标志传送的。具体来说，阈值电压分布的最右边部分是转左，或阈值电压分布的左边部分转移向右根据读取的数据使用初始读取电压，读取数据使用向后读取电压，读取的数据使用了读取电压和旗帜。
发明内容
本发明的目的在于提供一种降低快闪存储器比特错误率的方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种降低快闪存储器比特错误率的方法，包括闪存控制装置和多个闪存芯片，所述闪存控制装置通过总线连接多个闪存芯片，所述闪存控制装置内设有闪存指令控制装置和调整电压装置，所述闪存指令控制装置对闪存芯片写入、抹除和读取指令，所述调整电压装置调整闪存芯片电压。
优选的，多个闪存芯片包括第一闪存芯片、第二闪存芯片、第三闪存芯片和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。
优选的，包括以下步骤：
A、读取命令请求闪存；
B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；
C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压；
D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；
E、耦合效应的消除；
F、输出读取数据。
优选的，所述步骤E的耦合效应的消除包括以下步骤：
a、读取相邻页，如果相邻页是干扰页，则将标志设置为“1”或设置为触发；否则，将标志设置为“0”或设置不触发；
b、使用两个不同的读取电压至少读取两个相邻页面的次数；
c、根据所述页面读取数据和标志，读取页面；
d、若读取成功，则结束流程；若未读取成功，则调整电压V值后跳转步骤b。
与现有技术相比，本发明的有益效果是：本发明提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。
附图说明
图1为本发明整体结构示意图；
图2为本发明流程图；
图3为本发明耦合效应的消除流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种降低快闪存储器比特错误率的方法，包括闪存控制装置1和多个闪存芯片，所述闪存控制装置1通过总线连接多个闪存芯片，所述闪存控制装置1内设有闪存指令控制装置2和调整电压装置3，所述闪存指令控制装置2对闪存芯片写入、抹除和读取指令，所述调整电压装置3调整闪存芯片电压；多个闪存芯片包括第一闪存芯片4、第二闪存芯片5、第三闪存芯片6和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。
如图2所示，本发明中，一种降低快闪存储器比特错误率的方法，包括以下步骤：
A、读取命令请求闪存；
B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；
C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压，这种新的读出电压可以用来解决由分布移位引起的问题；
D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；
E、耦合效应的消除；
F、输出读取数据。
本发明中，步骤E的耦合效应的消除包括以下步骤：
a、读取相邻页，如果相邻页是干扰页，则将标志设置为“1”或设置为触发；否则，将标志设置为“0”或设置不触发；例如，对于一个三级单元闪存，如果相邻页已被组（或页）编程，则将标志设置为“1”，反之亦然；
b、使用两个不同的读取电压至少读取两个相邻页面的次数；
c、根据所述页面读取数据和标志，读取页面；
d、若读取成功，则结束流程；若未读取成功，则调整电压V值后跳转步骤b。
综上所述，本发明提供一种方法依靠调整读取电压减少闪存错误比特率或减少闪存相邻页面之间的耦合效应。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (4)

1.一种降低快闪存储器比特错误率的方法，其特征在于：包括闪存控制装置（1）和多个闪存芯片，所述闪存控制装置（1）通过总线连接多个闪存芯片，所述闪存控制装置（1）内设有闪存指令控制装置（2）和调整电压装置（3），所述闪存指令控制装置（2）对闪存芯片写入、抹除和读取指令，所述调整电压装置（3）调整闪存芯片电压。
2.根据权利要求1所述的一种降低快闪存储器比特错误率的方法，其特征在于：多个闪存芯片包括第一闪存芯片（4）、第二闪存芯片（5）、第三闪存芯片（6）和第N闪存芯片，N为大于3的整数，所述闪存芯片内有1024个块，每个块有256个页，每个页有32个扇形组合而成。
3.根据权利要求1所述的一种降低快闪存储器比特错误率的方法，其特征在于：包括以下步骤：
A、读取命令请求闪存；
B、利用错误检查读取数据；如果阅读通过数据错误校验，则跳转步骤F；否则，找寻最佳读取闪存电压；
C、之后再次读取闪存电压，使用搜索后的读取电压代替默认读取电压；
D、如果通过数据错误检查，则跳转步骤F，否则跳转步骤E；
E、耦合效应的消除；
F、输出读取数据。
4.根据权利要求3所述的一种降低快闪存储器比特错误率的方法，其特征在于：所述步骤E的耦合效应的消除包括以下步骤：
a、读取相邻页，如果相邻页是干扰页，则将标志设置为“1”或设置为触发；否则，将标志设置为“0”或设置不触发；
b、使用两个不同的读取电压至少读取两个相邻页面的次数；
c、根据所述页面读取数据和标志，读取页面；
d、若读取成功，则结束流程；若未读取成功，则调整电压V值后跳转步骤b。
CN201810030688.6A 2018-01-12 2018-01-12 一种降低快闪存储器比特错误率的方法 Pending CN108108265A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810030688.6A CN108108265A (zh) 2018-01-12 2018-01-12 一种降低快闪存储器比特错误率的方法
PCT/CN2018/099750 WO2019136972A1 (zh) 2018-01-12 2018-08-09 一种降低快闪存储器比特错误率的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810030688.6A CN108108265A (zh) 2018-01-12 2018-01-12 一种降低快闪存储器比特错误率的方法

Publications (1)

Publication Number Publication Date
CN108108265A true CN108108265A (zh) 2018-06-01

Family

ID=62219950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810030688.6A Pending CN108108265A (zh) 2018-01-12 2018-01-12 一种降低快闪存储器比特错误率的方法

Country Status (2)

Country Link
CN (1) CN108108265A (zh)
WO (1) WO2019136972A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405812A (zh) * 2006-06-19 2009-04-08 桑迪士克股份有限公司 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
US8259506B1 (en) * 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
CN104217761A (zh) * 2013-05-31 2014-12-17 慧荣科技股份有限公司 数据储存装置及其错误校正方法
CN106205720A (zh) * 2016-07-06 2016-12-07 记忆科技(深圳)有限公司 一种恢复Nand Flash错误数据的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405812A (zh) * 2006-06-19 2009-04-08 桑迪士克股份有限公司 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
US8259506B1 (en) * 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
CN104217761A (zh) * 2013-05-31 2014-12-17 慧荣科技股份有限公司 数据储存装置及其错误校正方法
CN106205720A (zh) * 2016-07-06 2016-12-07 记忆科技(深圳)有限公司 一种恢复Nand Flash错误数据的方法

Also Published As

Publication number Publication date
WO2019136972A1 (zh) 2019-07-18

Similar Documents

Publication Publication Date Title
US8130544B2 (en) Method of reducing bit error rate for a flash memory
US8830752B2 (en) Dynamically configurable MLC state assignment
JP4372196B2 (ja) 初期データを用いる不揮発性メモリのパイプライン形プログラミング
US8355285B2 (en) Method and system for adaptively finding reference voltages for reading data from a MLC flash memory
US8605503B2 (en) Nonvolatile semiconductor memory device
US20080181000A1 (en) Method Of Improving Programming Precision In Flash Memory
US11514986B2 (en) Memory system and semiconductor memory device
US20110205805A1 (en) Nonvolatile semiconductor memory device and memory system
US8098523B2 (en) Semiconductor memory device with memory cell having charge accumulation layer and control gate and memory system
US20100037007A1 (en) Nonvolatile semiconductor memory device
KR20120093385A (ko) 멀티레벨 셀들에 기록된 데이터를 위한 보조 패리티 비트
US9384839B2 (en) Write sequence providing write abort protection
US9734912B2 (en) Reprogramming single bit memory cells without intervening erasure
KR20160047667A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8301850B2 (en) Memory system which writes data to multi-level flash memory by zigzag interleave operation
US7295471B2 (en) Memory device having a virtual ground array and methods using program algorithm to improve read margin loss
US20190035472A1 (en) Connecting memory cells to a data line sequentially while applying a read voltage to the memory cells and programming the read data to a single memory cell
US8780626B2 (en) Sense operation in a memory device
US20140095770A1 (en) Selective Protection of Lower Page Data During Upper Page Write
CN109903799B (zh) 一种可变编程级数的三维闪存阵列单元操作方法
JP2009259326A (ja) 半導体記憶装置
KR20120120731A (ko) 데이터 결정방법 및 메모리
CN108108265A (zh) 一种降低快闪存储器比特错误率的方法
US10510417B2 (en) Semiconductor memory device and memory system
KR100898689B1 (ko) 낸드 플래시 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180601