CN108107866A - 一种具有动态诊断故障能力的高速脉冲量采集电路 - Google Patents

一种具有动态诊断故障能力的高速脉冲量采集电路 Download PDF

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Abstract

本发明属于脉冲信号采集技术领域，具体涉及一种具有动态诊断故障能力的高速脉冲量采集电路。动态诊断实现如下：控制光耦O3关闭输入通道，然后控制光耦O47开关诊断通道，FPGA输入脉冲信号，此时光耦O25的输出接到光耦O26的输入侧，脉冲信号通过打开关断光耦O26将信号传递至光耦O26输出端的5管脚，然后FPGA能正确接收到相应的脉冲个数则判断为正常状态，反之则为故障态。本发明的硬件电路不仅能判断高速脉冲量信号采集的电路是否采集有故障，而且能实时将状态信息上送。

Description

一种具有动态诊断故障能力的高速脉冲量采集电路
技术领域
本发明属于脉冲信号采集技术领域，具体涉及一种具有动态诊断故障能力的高速脉冲量采集电路。
背景技术
在工业控制领域，核电DCS系统是其一个重要的分支。核电DCS系统针对现场到DCS系统的数字信号，如电机运行状态、故障信号、核堆中子辐射量信号等重要信号输入会专门设计相应的模块进行采集，然后将采集来的信号上送给控制站进行处理。由于核电站的特性，现场信号对于DCS系统需进行隔离，保证在某一部分特殊损坏的情况下，不影响整个主控制站安全运行。目前国内外针对DCS系统脉冲量输入使用最多且较为稳定的方案是通过光耦或者光继等隔离器件来实现的。
上述采用的方案有可能因现场不可预测的风险或事件导致其采集的通道失效，如采集电路的电阻虚焊或者光耦的前级输入损坏等等。那么一旦出现这些问题也就意味着现场设备的脉冲量输入状态已不能获取，也无法对现场做出相应的控制，这些问题对于核电安全级系统来说是不可接受的。工业上自诊断方法为一段时间接收不到相应的信号则认为通道失效。但是这种判断并不能绝对的确定是否真的是模块自身输入信道的问题还是现场信号输入不正确或信号在进模块之前为正确传输进来。
发明内容
本发明的目的在于提供一种具有动态诊断故障能力的高速脉冲量采集电路，以克服现有技术存在的上述不足。
为达到上述目的，本发明所采取的技术方案为：
一种具有动态诊断故障能力的高速脉冲量采集电路，光耦O26的前端输入二极管正极串接电阻R59并连接到光耦O47输出端的发射极和光耦O3输出端的发射极，光耦O26的前端输入二极管负极接通道输入的信号地，光耦O26输出端的6管脚接FPGA的3.3V供电电源正极，光耦O26输出端的4管脚接FPGA的3.3V供电电源负极，光耦O26输出端的5管脚串接电阻R79到FPGA管脚，光耦O26输出端的5管脚与电源地跨接表贴陶瓷电容C77进行输入信号滤波，光耦O26输出端的6和4管脚跨接表贴陶瓷电容C78进行供电电源滤波；光耦O3的输入侧二极管正极通过电阻R13接3.3V上拉电源正极，光耦O3的输入侧二极管负极接FPGA的IO管脚，光耦O3的输出端的集电极接现场的信号输入正极，再与现场的信号输入正与输入地之间并联一个双向TVS管；光耦O47的输入侧二极管正极通过电阻R116接3.3V上拉电源正极；光耦O25的前端输入的二极管正极串接电阻R55上拉到FPGA电源正极，光耦O25的前端输入的二极管负极串接电阻R56到FPGA的IO管脚，光耦O25输出端的6管脚接通道信号的5V供电电源正极，光耦O25输出端的4管脚接通道信号的5V供电电源负极，光耦O25输出端的5管脚串接电阻R80到光耦O47的输出端集电极，光耦O25输出端的5管脚与电源地跨接表贴陶瓷电容C6进行输入信号滤波，光耦O25输出端的6和4管脚跨接表贴陶瓷电容C2进行供电电源滤波。
所述的光耦O26的导通阈值在3～5V范围内。
所述的电阻R79的阻值为10Ω。
所述的表贴陶瓷电容C77为15pF。
所述的表贴陶瓷电容C78为100nF。
所述的电阻R80的阻值为10Ω。
所述的表贴陶瓷电容C6为15pF。
所述的表贴陶瓷电容C2为100nF。
该电路应用在核电安全级DCS系统中，系统采用的是双FPGA架构，包括处理FPGA和诊断FPGA，脉冲量输入后分双通道，双通道分别接至处理FPGA和诊断FPGA，光耦O26输出端的5管脚串接电阻R79后分两路送往处理FPGA和诊断FPGA。
动态诊断实现如下：控制光耦O3关闭输入通道，然后控制光耦O47开关诊断通道，FPGA输入脉冲信号，此时光耦O25的输出接到光耦O26的输入侧，脉冲信号通过打开关断光耦O26将信号传递至光耦O26输出端的5管脚，然后FPGA能正确接收到相应的脉冲个数则判断为正常状态，反之则为故障态；在没有动态诊断的时候，光耦O3处于打开的状态，信号由FPGA发出，此时为逻辑低电平，光耦O3的3和4管脚处于导通状态，待测高速脉冲信号的正极信号则由光耦O3的4管脚至3管脚流向通道采集光耦O26，负极接通道电源地；光耦O26的输入逻辑与输出逻辑相反，则当脉冲信号打开采集光耦O26时，光耦O26输出端的5管脚的电平则由高变低；正常外输入为低时，光耦O26未打开，FPGA读回一个值为常高的信号，当外输入为一个高电平脉冲信号时，FPGA读回一个有效值为低的脉冲信号。
本发明所取得的有益效果为：
所述电路除正常采集通道外另拥有产生诊断脉冲的电路，及拥有打开或关断采集通道和诊断通道的电路。通过输入结果和动态诊断后的结果是否相一致来判断系统是否故障。本发明通过电阻与高速采集光耦输入串联，输出端采用上拉控制，并在输出端使用2个滤波电容进行滤波。本发明采用动态诊断的方式，在一定程度上规避了上述这些无法诊断的情况。本发明通过利用模块自身模拟外设环境输入来对通道进行动态诊断，从而更大范围的覆盖了当前电路的故障率。本发明的硬件电路不仅能判断高速脉冲量信号采集的电路是否采集有故障，而且能实时将状态信息上送。
附图说明
图1为高速脉冲量采集电路硬件框图；
图2为高速脉冲量采集电路图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
如图1、图2所示，通道诊断光耦模块包括电阻R55、电阻R56、电阻R80、电容C2、电容C6和光耦O25，诊断通道使能光耦模块包括光耦O47和电阻R116，通道采集模块包括了电阻R79、电阻R59、电容C78、电容C77和光耦O26，采集通道使能光耦模块包括了光耦O3、电阻R13和二极管TVS1，FPGA模块指连接电阻R56、电阻R79、光耦O47输入端二极管的负极和光耦O3输入二极管的负极的控制信号。
所述的数字量采集电路为脉冲信号输入采集、动态诊断光耦电路及诊断信道和输入通道打开关断电路。其中，光耦O26的前端输入的二极管正极即图示的1管脚串接电阻R59并连接到光耦O47输出端的发射极即图示的3管脚和光耦O3输出端的发射极即图示的3管脚，光耦O26的前端输入二极管负极3管脚接通道输入的信号地，光耦O26的导通阈值在3～5V范围内。光耦O26输出端的6管脚接FPGA的供电电源3.3V正极，4管脚接FPGA的供电电源3.3V负极，5管脚为光耦O26的输出，其输出逻辑同前端LED的导通和关闭相反，5管脚串接1个10Ω的电阻即图示的R79到处理芯片管脚，5管脚与电源地跨接15pF的表贴陶瓷电容C77进行输入信号滤波。6和4管脚跨接100nF的表贴陶瓷电容C78进行供电电源滤波。因选择的光耦为高速采集光耦，其打开关断速度达10ns级别，最大通频能力为15Mhz，相较于一般的DCS脉冲采集10KHz左右的信号则可称为高速脉冲信号采集。
光耦O3的输入侧二极管正极即图示的1管脚通过一个电阻R13接上拉电源(此电源与FPGA同电源)3.3V正极，光耦O3的输入侧二极管负极即图示的2管脚接FPGA的IO管脚，光耦O3的输出端的集电极即图示的4管脚接现场的信号输入正极，在与现场的信号输入正与输入地之间并联了一个双向TVS管，此TVS管的作用是防止输入瞬间过流而烧毁后级电路。光耦O47的输入侧二极管正极即图示的1管脚通过一个电阻R116接上拉电源(此电源与FPGA同电源)3.3V正极，输入侧二极管正极即图示的2管脚接FPGA的IO管脚。这两处光耦电路实现采集通道与诊断通道的切换管理。
光耦O25的硬件布置同O26相似，其不同之处在于光耦O25的前端输入的二极管正极即图示的1管脚串接电阻R55上拉到FPGA电源正极，前端输入的二极管负极即图示的3管脚通过串接一个电阻R56到FPGA的IO管脚。光耦O25输出端的6管脚接通道信号的供电电源5V正极，4管脚接通道信号的供电电源5V负极，5管脚为光耦O25的输出，5管脚输出串接1个10Ω即图示的电阻R80到光耦O47的输出端集电极即图示4管脚，光耦O25的输出信号即图示的5管脚与电源地跨接15pF的表贴陶瓷电容C6进行输入信号滤波，6和4管脚跨接100nF的表贴陶瓷电容C2进行供电电源滤波。
因为此电路应用在核电安全级DCS系统中，所以，系统采用的是双FPGA架构。因此，采用的是脉冲量输入后分双通道，双通道分别接至处理FPGA和诊断FPGA。图中光耦O26的5管脚串接电阻R79后分两路送往两个不同的处理器芯片。诊断输入光耦O25的接法相类似。
所述动态诊断实现如下，控制光耦O3的关闭输入通道，然后控制光耦O47开关诊断通道，处理器在PI_DIAGNOSIS_01输入一定数量的脉冲信号，此时光耦O25的输出接到光耦O26的输入侧，脉冲信号通过打开关断光耦O26将信号传递至光耦O26的输出5管脚，然后FPGA在PI_CHANNEL_01能正确接收到相应的脉冲个数则判断为正常状态，反之则为故障态。
本电路针对的为3～5V现场脉冲量输入信号的采集。在没有动态诊断的时候光耦O3处于打开的状态，信号PI_CTR_EN_01由FPGA发出，此时为逻辑“低”电平，光耦O3的3和4管脚处于导通状态，待测高速脉冲信号(10MHz，高电平3～5V)的正极信号则由光耦O3的4管脚至3管脚流向通道采集光耦O26，负极接通道电源地CHANNEL_GND。因高速光耦的传输比都比较低，则电阻R59不应选择过大的阻值。因光耦O26的输入逻辑与输出逻辑相反，则当脉冲信号打开采集光耦O26时，光耦O26的输出5管脚的电平则由高变低。正常外输入为低时，光耦O26未打开，FPGA则由PI_CHANNEL_01读回一个值为常高的信号，当外输入为一个高电平脉冲信号时，FPGA则由PI_CHANNEL_01读回一个有效值为低的脉冲信号。
动态自诊断：当电路进行动态自诊断时，需断开外输入脉冲信号以防止外来脉冲对诊断脉冲干扰以致脉冲采集错误。此时应先关闭光耦O3，即PI_CTR_EN_01处由FPGA置为高，然后打开光耦O47，即FPGA将PI_CTR_DG_01置为低，此时诊断通道打开。若要用诊断光耦O25模拟现场输入脉冲信号，则光耦O25的5管脚应正常输出为常低，脉冲为高电平脉冲信号，即PI_DIAGNOSIS_01常为低，光耦O25处于常打开状态。此时，FPGA在PI_DIAGNOSIS_01处输出一个有效值为高的高速脉冲信号，则光耦O25的5管脚输出一个有效值为高电平的高速脉冲信号，此信号通过光耦O47，流向采集光耦O26的输入侧，模拟现场脉冲信号，供采集通道自诊断使用。若由FPGA通过PI_DIAGNOSIS_01处发出一定数量的高速脉冲信号，且经过一段时间后FPGA由PI_CHANNEL_01读回相对应个数的脉冲信号，则证明动态自诊断成功且正确；反之，若没有收到相应的脉冲或丢失一定个数的脉冲，则认为通道有问题，并及时上送诊断状态让控制器进行后续处理。
应注意，光耦O47和光耦O3都为低速光耦，所以在打开或关断光耦O47和光耦O3时，都应延时一段时间再去操作高速诊断脉冲输出或者采集高速脉冲信号，因为刚刚打开或关断光耦O47和光耦O3光耦后的50～70us光耦处于未完全打开或关断状态，导致高速脉冲信号通过或被阻断的不完全，脉冲信号处于被严重干扰的无效状态。
本发明的故障诊断判断是根据能否收到读回来的脉冲信号进行判断的。只有FPGA先控制通道使能光耦切换到相对应的状态，再进行动态诊断测试，并能读回去相应的脉冲信号，那么才认为诊断通过。
针对于核电安全级DCS，本系统采用的是双FPGA架构，一路为处理FPGA，一路为诊断FPGA。那么脉冲量输入的信号不仅一路供给处理FPGA，且另一路供给诊断FPGA进行诊断，以防处理FPGA不能正常工作时，好及时将本模块的状况上报。在系统处于诊断模式状态下，诊断FPGA并不输出诊断脉冲信号，诊断FPGA只是回读处理FPGA的诊断输出信号是否正确。

Claims (10)

1.一种具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：光耦O26的前端输入二极管正极串接电阻R59并连接到光耦O47输出端的发射极和光耦O3输出端的发射极，光耦O26的前端输入二极管负极接通道输入的信号地，光耦O26输出端的6管脚接FPGA的3.3V供电电源正极，光耦O26输出端的4管脚接FPGA的3.3V供电电源负极，光耦O26输出端的5管脚串接电阻R79到FPGA管脚，光耦O26输出端的5管脚与电源地跨接表贴陶瓷电容C77进行输入信号滤波，光耦O26输出端的6和4管脚跨接表贴陶瓷电容C78进行供电电源滤波；光耦O3的输入侧二极管正极通过电阻R13接3.3V上拉电源正极，光耦O3的输入侧二极管负极接FPGA的IO管脚，光耦O3的输出端的集电极接现场的信号输入正极，再与现场的信号输入正与输入地之间并联一个双向TVS管；光耦O47的输入侧二极管正极通过电阻R116接3.3V上拉电源正极；光耦O25的前端输入的二极管正极串接电阻R55上拉到FPGA电源正极，光耦O25的前端输入的二极管负极串接电阻R56到FPGA的IO管脚，光耦O25输出端的6管脚接通道信号的5V供电电源正极，光耦O25输出端的4管脚接通道信号的5V供电电源负极，光耦O25输出端的5管脚串接电阻R80到光耦O47的输出端集电极，光耦O25输出端的5管脚与电源地跨接表贴陶瓷电容C6进行输入信号滤波，光耦O25输出端的6和4管脚跨接表贴陶瓷电容C2进行供电电源滤波。
2.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的光耦O26的导通阈值在3～5V范围内。
3.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的电阻R79的阻值为10Ω。
4.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的表贴陶瓷电容C77为15pF。
5.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的表贴陶瓷电容C78为100nF。
6.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的电阻R80的阻值为10Ω。
7.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的表贴陶瓷电容C6为15pF。
8.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：所述的表贴陶瓷电容C2为100nF。
9.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：该电路应用在核电安全级DCS系统中，系统采用的是双FPGA架构，包括处理FPGA和诊断FPGA，脉冲量输入后分双通道，双通道分别接至处理FPGA和诊断FPGA，光耦O26输出端的5管脚串接电阻R79后分两路送往处理FPGA和诊断FPGA。
10.根据权利要求1所述的具有动态诊断故障能力的高速脉冲量采集电路，其特征在于：动态诊断实现如下：控制光耦O3关闭输入通道，然后控制光耦O47开关诊断通道，FPGA输入脉冲信号，此时光耦O25的输出接到光耦O26的输入侧，脉冲信号通过打开关断光耦O26将信号传递至光耦O26输出端的5管脚，然后FPGA能正确接收到相应的脉冲个数则判断为正常状态，反之则为故障态；在没有动态诊断的时候，光耦O3处于打开的状态，信号由FPGA发出，此时为逻辑低电平，光耦O3的3和4管脚处于导通状态，待测高速脉冲信号的正极信号则由光耦O3的4管脚至3管脚流向通道采集光耦O26，负极接通道电源地；光耦O26的输入逻辑与输出逻辑相反，则当脉冲信号打开采集光耦O26时，光耦O26输出端的5管脚的电平则由高变低；正常外输入为低时，光耦O26未打开，FPGA读回一个值为常高的信号，当外输入为一个高电平脉冲信号时，FPGA读回一个有效值为低的脉冲信号。
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