CN108088910B - 一种超声相控阵回波信号接收系统及方法 - Google Patents
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Abstract
本发明公开了一种超声相控阵回波信号接收系统及方法。所述超声相控阵回波信号接收系统包括：探头连接器、高压发送器/接收器开关、32通道模拟前端AFE、FPGA数据处理及控制中心、DDR3内存模组以及辅助控制模块；其中，所述探头连接器用于与128通道超声相控阵阵列探头连接；输出端与高压发送器/接收器开关输入端连接；高压发送器/接收器开关的输出端与32通道模拟前端AFE的输入端连接；所述32通道模拟前端AFE的输出端与FPGA数据处理及控制中心的输入端连接；32通道模拟前端AFE与DDR3内存模组连接；辅助控制模块分别与高压发送器/接收器开关、32通道模拟前端AFE以及FPGA数据处理及控制中心连接。本申请的超声相控阵回波信号接收系统测试过程快速、结果可靠等优点。
Description
技术领域
本发明涉及超声波无损检测技术领域，特别是涉及一种超声相控阵回波信号接收系统以及回波信号接收系统接收128通道超声相控阵回波信号的方法。
背景技术
随着科技的飞速发展，超声检测不断地被赋予新活力，其研究领域和应用场合也在不断地扩展。其中，超声相控阵检测已成为超声检测技术的研究热点之一。
超声相控阵无损检测技术是近年来发展起来的一种新型超声无损检测技术，具有诸多优点，诸如：采用电子扫描方式对工件进行扫查，大大提高了检测效率；利用可控的合成波阵面可适应复杂几何形状工件的检测；通过控制合成声束在空间中的焦点位置，可在大范围内实现较高的检测分辨力。
在超声相控阵无损检测过程中，为了实时精确地获得元件缺陷的成像结果，需要对超声相控阵的回波信号进行快速、准确地接收。目前在超声相控阵回波信号接收方面，常采用基于模拟加数字电路的部分数字化方法，因而造成了接收电路结构复杂、相应设备庞大不易便携、信号抗干扰能力差及系统升级换代困难等缺陷。同时由于模拟电路的使用，也使得相控阵回波信号接收系统的相关模块难以实现动态灵活配置。此外，目前的超声相控阵回波信号接收系统的信号处理速度、信号接收精度及数据带宽普遍较低。
因此，希望有一种技术方案来克服或至少减轻现有技术的至少一个上述缺陷。
发明内容
本发明的目的在于提供一种超声相控阵回波信号接收系统来克服或至少减轻现有技术的至少一个上述缺陷。
为实现上述目的，本发明提供一种超声相控阵回波信号接收系统，所述超声相控阵回波信号接收系统基于FPGA实现，通过PCIE通讯方式与上位机进行通讯；所述超声相控阵回波信号接收系统包括：探头连接器、高压发送器/接收器开关、32通道模拟前端AFE、FPGA数据处理及控制中心、DDR3内存模组以及辅助控制模块；其中，
所述探头连接器的输入端用于与128通道超声相控阵阵列探头连接；
所述探头连接器的输出端与所述高压发送器/接收器开关的输入端连接；
所述高压发送器/接收器开关的输出端与所述32通道模拟前端AFE的输入端连接；
所述32通道模拟前端AFE的输出端与所述FPGA数据处理及控制中心的输入端连接；
所述FPGA数据处理及控制中心与DDR3内存模组连接；
所述辅助控制模块分别与所述高压发送器/接收器开关、32通道模拟前端AFE以及FPGA数据处理及控制中心连接。
优选地，所述超声相控阵回波信号接收系统进一步包括时钟分配器，所述时钟分配器的输出端与所述32通道模拟前端AFE连接，所述时钟分配器的输入端与所述辅助控制模块连接。
优选地，所述超声相控阵回波信号接收系统进一步包括衰减增益控制模块，所述衰减增益控制模块的输出端与所述32通道模拟前端AFE连接，所述衰减增益控制模块的输入端与所述辅助控制模块连接。
优选地，所述超声相控阵回波信号接收系统包括第一时钟晶振以及第二时钟晶振；所述第一时钟晶振与所述FPGA数据处理及控制中心连接；所述第二时钟晶振与所述时钟分配器连接。
优选地，所述FPGA数据处理及控制中心包括：串转并模块、数据缓冲存储模块、PCIE通讯模块、控制模块和用户参数配置模块；其中，
所述串转并模块的输入端与所述32通道模拟前端AFE连接，所述串转并模块的输出端与所述数据缓存模块的输入端连接；
所述数据缓冲存储模块分别与DDR3内存模组以及所述PCIE通讯模块连接；
所述控制模块分别与所述数据缓冲存储模块以及PCIE通讯模块连接；
所述用户参数配置模块分别与所述PCIE通讯模块以及所述辅助控制模块连接。
优选地，所述的辅助控制模块基于CPLD实现，所述辅助控制模块包括：时钟控制、AFE控制模块、衰减增益控制单元、高压T/R切换开关控制模块及旋转编码器解码模块；其中，
所述时钟控制与所述时钟分配器连接；
所述AFE控制模块与所述32通道模拟前端AFE连接；
所述衰减增益控制单元与所述衰减增益控制模块连接；
所述高压T/R切换开关控制模块与所述高压发送器/接收器开关连接；
所述旋转编码器解码模块用于与所述128通道超声相控阵阵列探头中的旋转编码器连接。
本申请还提供了一种回波信号接收系统接收128通道超声相控阵回波信号的方法，所述回波信号接收系统接收128通道超声相控阵回波信号的方法包括如下步骤：
步骤1：将探头连接器与128通道超声相控阵阵列探头连接，将128通道超声相控阵阵列探头的128个回波信号引入到接收系统中；
步骤2：通过高压发送器/接收器开关进行128通道选32通道的功能；
步骤3：使32通道模拟前端AFE对选中的32通道低压回波信号进行低噪声放大、程控放大、抗混叠滤波及模数转换处理，最终将32路模拟信号转换为FPGA可接受的32路数字信号；
步骤4：通过FPGA数据处理及控制中心完成LVDS信号串转并、数据缓冲存储、PCIE通讯、逻辑控制功能；并通过DDR3内存模组对原始数据进行缓存；
步骤5：接到上位机传送原始数据的指令后，存储在DDR3内存模组中的原始数据经FPGA的PCIE传输模块传送给上位机。
本申请的超声相控阵回波信号接收系统为全数字式构造，并具有测试过程快速、结果可靠、设计灵活方便、数据采集频率高、数据缓冲存储空间大、数据传输率高等优点。
附图说明
图1是本申请第一实施例的超声相控阵回波信号接收系统的系统示意图。
附图标记：
具体实施方式
为使本发明实施的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制。
图1是本申请第一实施例的超声相控阵回波信号接收系统的系统示意图。
如图1所示的超声相控阵回波信号接收系统基于FPGA实现，通过PCIE通讯方式与上位机进行通讯；所述超声相控阵回波信号接收系统包括：探头连接器1、高压发送器/接收器开关2、32通道模拟前端AFE 3、FPGA数据处理及控制中心4、DDR3内存模组5以及辅助控制模块6；其中，
探头连接器1的输入端用于与128通道超声相控阵阵列探头连接；
探头连接器1的输出端与所述高压发送器/接收器开关2的输入端连接；
所述高压发送器/接收器开关2的输出端与所述32通道模拟前端AFE 3的输入端连接；
32通道模拟前端AFE 3的输出端与FPGA数据处理及控制中心4的输入端连接；
FPGA数据处理及控制中心4与DDR3内存模组5连接；
辅助控制模块6分别与所述高压发送器/接收器开关2、32通道模拟前端AFE 3以及FPGA数据处理及控制中心4连接。
参见图1，在本实施例中，超声相控阵回波信号接收系统进一步包括时钟分配器10，时钟分配器的输出端与32通道模拟前端AFE 3连接，时钟分配器10的输入端与辅助控制模块6连接。
参见图1，在本实施例中，超声相控阵回波信号接收系统进一步包括衰减增益控制模块11，衰减增益控制模块11的输出端与32通道模拟前端AFE 3连接，衰减增益控制模块11的输入端与所述辅助控制模块6连接。
参见图1，在本实施例中，超声相控阵回波信号接收系统包括第一时钟晶振以及第二时钟晶振；第一时钟晶振与FPGA数据处理及控制中心4连接；第二时钟晶振与时钟分配器10连接。
参见图1，在本实施例中，FPGA数据处理及控制中心4包括：串转并模块41、数据缓冲存储模块43、PCIE通讯模块44、控制模块42和用户参数配置模块45；其中，
串转并模块41的输入端与所述32通道模拟前端AFE 3连接，串转并模块41的输出端与数据缓存模块43的输入端连接；
数据缓冲存储模块43分别与所述DDR3内存模组5以及所述PCIE通讯模块44连接；
控制模块42分别与数据缓冲存储模块43以及PCIE通讯模块44连接；
用户参数配置模块45分别与所述PCIE通讯模块44以及所述辅助控制模块6连接。
参见图1，在本实施例中，辅助控制模块6基于CPLD实现，所述辅助控制模块6包括：时钟控制61、AFE控制模块62、衰减增益控制单元63、高压T/R切换开关控制模块64及旋转编码器解码模块65；其中，
时钟控制61与时钟分配器10连接；
AFE控制模块62与32通道模拟前端AFE 3连接；
衰减增益控制单元63与衰减增益控制模块11连接；
高压T/R切换开关控制模块64与高压发送器/接收器开关2连接；
旋转编码器解码模块65用于与128通道超声相控阵阵列探头中的旋转编码器连接。
参见图1，在本实施例中，超声相控阵回波信号接收系统基于FPGA和PCIE实现，主要包括：探头连接器1、高压发送器/接收器开关2、32通道模拟前端AFE 3、FPGA数据处理及控制中心4、DDR3内存模组5、辅助控制模块6等。
其中，探头连接器1通过I-PEX 30046连接器与128通道超声相控阵阵列探头连接。
其中，超声相控阵回波信号接收系统通过PCIE通讯方式与上位机进行通讯。
其中，所述的高压发送器/接收器开关2基于16片MAX4936芯片实现，芯片以菊花链形式相连。
其中，所述的32通道模拟前端AFE 3基于四片AD9272-80实现。
其中，所述的时钟分配模块10基于1片AD9510实现。
其中，所述的衰减增益控制模块11基于一片AD5724R和四片AD8138实现。
其中，所述的FPGA数据处理及控制中心4包括：串转并模块、数据缓冲存储模块、PCIE通讯模块、控制模块和用户参数配置模块等。
其中，所述的辅助控制模块6基于CPLD实现，包括：时钟控制61、AFE控制模块62、衰减增益控制模块63、高压T/R切换开关控制模块64及旋转编码器解码模块65。
本申请还提供了一种回波信号接收系统接收128通道超声相控阵回波信号的方法，所述回波信号接收系统接收128通道超声相控阵回波信号的方法包括如下步骤：
步骤1：将探头连接器与128通道超声相控阵阵列探头连接，将128通道超声相控阵阵列探头的128个回波信号引入到接收系统中；
步骤2：通过高压发送器/接收器开关2进行128通道选32通道的功能；
步骤3：使32通道模拟前端AFE 3对选中的32通道低压回波信号进行低噪声放大、程控放大、抗混叠滤波及模数转换处理，最终将32路模拟信号转换为FPGA可接受的32路数字信号；
步骤4：通过FPGA数据处理及控制中心4完成LVDS信号串转并、数据缓冲存储、PCIE通讯、逻辑控制功能；并通过DDR3内存模组5对原始数据进行缓存；
步骤5：接到上位机传送原始数据的指令后，存储在DDR3内存模组5中的原始数据经FPGA的PCIE传输模块传送给上位机。
举例来说，在本实施例中，探头连接器1用于连接128通道超声相控阵阵列探头，将探头的128个回波信号引入到接收系统中；高压发送器/接收器开关2主要完成128通道选32通道的功能，因为相控阵阵列探头为128通道，而接收系统的处理通道为32通道；32通道模拟前端AFE 3对选中的32通道低压回波信号进行低噪声放大、程控放大、抗混叠滤波及模数转换等处理，最终将32路模拟信号转换为FPGA可接受的32路数字信号；FPGA数据处理及控制中心4作为整个接收系统的核心，主要完成LVDS信号串转并、数据缓冲存储、PCIE通讯、逻辑控制等功能；DDR3内存模组5是FPGA的内存扩展模块，对原始数据进行缓存，避免未来得及传输到上位机的原始数据丢失；辅助控制模块6负责对接收系统中的所有可编程控制芯片(诸如：高压发送器/接收器开关、模拟前端芯片、时钟芯片等)进行配置，此外该模块还负责探头旋转编码器位置信号的解码。
本申请的超声相控阵回波信号接收系统主要基于FPGA和PCIE总线来实现。下面结合实施例和附图1对本发明作进一步说明，主要阐述本发明的构建方式及工作过程。可以理解的是，该举例并不构成对本申请的任何限制。
参照图1，128通道超声相控阵回波信号接收系统主要包括：探头连接器1、高压发送器/接收器开关2、32通道模拟前端AFE 3、FPGA数据处理及控制中心4、DDR3内存模组5、辅助控制模块6等。
所述的探头连接器1处于超声相控阵回波信号接收系统的最开始位置，实现与128通道超声相控阵阵列探头的紧密连接，并将128个通道的回波信号可靠地引入到接收系统中的后续部分。
高压发送器/接收器切换开关2的作用为：发射时探头电压高达200V，大大超出了后续模拟信号处理电路的输入范围，所以需要对高压进行隔离，而又不能影响到毫伏级回波信号的通过，同时系统采用的探头阵元数量为128，需要四选一开关切换来选通32个通道进行接收处理。
所述的32通道模拟前端AFE 3是接收通路中的关键，低压回波信号在这里进行低噪声放大、程控放大、抗混叠滤波等信号调理，最终由高速模数转换器转换成数字信号，进入FPGA进行数据处理。所述的FPGA数据处理及控制中心4是整个接收系统的核心，主要实现的功能有：高速LVDS信号的串转并、逻辑控制、数据缓冲存储、PCIE通讯逻辑、用户参数配置等。
所述的辅助控制模块6与FPGA数据处理及控制中心4以并行总线相连，主要是为了获知计算机端应用程序的参数设置。当上位机应用程序中的参数设置发生改变时，程序便会将变化后的参数值通过PCIE总线传送到FPGA中，尔后FPGA将该数值更新到辅助控制模块6中。
辅助控制模块6再通过具体的控制接口将对应芯片的状态改变，这样便可达到通过计算机端应用程序直接控制电路板上芯片的目的。
详细地，所述的辅助控制模块6负责对系统中所有可编程控制芯片进行SPI配置，具体完成以下五个功能：时钟控制61、AFE控制62、衰减增益控制63、高压T/R切换开关控制64及旋转编码器解码65。
所述的时钟控制61负责以SPI方式对时钟分配器AD9510进行时钟管理配置，主要完成时钟分频、延时调整及输出电平调整等。
所述的AFE控制62指的是通过SPI方式配置32通道模拟前端AFE 3的程控增益、滤波器截止频率、数字信号编码方式等。
所述的衰减增益控制63用于以SPI方式调整衰减增益控制模块11中AD5724R的数字输入值，从而达到调整AD9272衰减增益的目的。
所述的高压T/R切换开关控制64同样是通过SPI方式配置高压发送器/接收器开关2的开关通断情况，以达到128选32的目的。
所述的旋转编码器解码65意为利用该模块对旋转编码器旋转时产生的多路方波信号进行解码，以获知当前探头的转动方向和位置信息。
参照图1，以下具体阐述本申请的超声相控阵回波信号接收系统的工作过程。
步骤一、超声相控阵阵列探头产生的128个低压回波信号经探头连接器1进入相控接收系统。
所述的探头连接器1的实施方式要与超声相控阵探头的接口方式相匹配，本发明探头连接器1的一种恰当的实施方式为采用I-PEX公司的MINIDOC30046连接器。
步骤二、高压发送器/接收器开关2对进入接收系统的低压回波信号进行四选一，从而实现从128通道中选通32通道进行后续数据处理。
所述的高压发送器/接收器开关2一种恰当的实施方式为采用16片MAXIM公司的MAX4936来实现。每一片MAX4936提供八个通道，每一个通道均可通过编程独立打开或关闭，这样易于配置成选通器来实现四选一功能。同时，该芯片的发射通道在高压发射时呈现出低阻抗，而在低压回波接收时又呈现为高阻抗，可以防止低压信号能量从发射通道流失；芯片的接收通道在高压发射时呈现出高阻抗，而在低压接收时为低阻抗，有利于回波信号的通过。
步骤三、选通的32路低压回波信号进入32通道模拟前端AFE 3完成模拟信号的数字化处理。在此阶段，32通道低压回波信号会依次经历低噪声放大、程控放大和抗混叠滤波等处理，后利用高速AD将模拟信号转换成LVDS数字信号。
在本实施例中，32通道模拟前端AFE 3一种恰当的选择为采用四片Analog Device公司的AD9272-80来实现。AD9272-80是采样频率为80MHz的八通道模拟前端芯片，每通道包含一个低噪声放大器、衰减器、可变增益放大器、抗混叠滤波器和高速AD转换器等。
AD9272的增益为可调增益，包括衰减器增益和程控增益两方面。其中，衰减器增益调整范围为-42dB到0dB，由衰减增益控制模块11来控制，该模块在本实施例中采用AnalogDevice公司的AD5724R(数模转换芯片)和AD8138(单端转差分芯片)实现；程控增益由辅助控制模块6通过SPI接口进行控制，可变范围为36.6dB到51.3dB。
所述32通道模拟前端AFE 3的采样时钟由时钟分配器10产生。时钟分配器10在本实施例中采用AD9510实现，其作用为：对240M时钟晶振9进行三分频输出四路80MHz时钟信号提供给四片AD9272-80使用。
步骤四、经32通道模拟前端AFE 3处理得到的LVDS数字信号进入到FPGA数据处理及控制中心4中进行LVDS串并转换、数据缓冲存储及数据传输等处理。
从32通道模拟前端3输出的数字信号直接进入FPGA数据处理及控制中心4中，首先经过串并转换模块41的处理变为每通道12bit的并行信号，然后经数据缓冲存储模块43的控制存储到DDR3内存模组5中，后通过PCIE总线通讯模块44进入上位机。
所述的串转并模块41基于FPGA DDR模块和移位寄存器实现。所述的数据缓冲存储模块43基于FIFO和DDR3IP CORE实现，在控制模块42的控制下，该模块将采集到的大量原始数据缓存到外部扩展的DDR3内存模组5中。
所述的PCIE通讯模块44基于PCIE IP CORE实现，同样在控制模块42的控制下，将存储于外部扩展DDR3内存模块5中的原始数据高速传输到上位机中。除传输大量原始数据外，所述的PCIE通讯模块44也完成以下功能：传输上位机的用户设置参数到FPGA用户参数配置模块45中；传输全局控制信号(诸如复位信号、系统开始工作信号、系统结束工作信号)到FPGA中的控制模块42。
所述的用户参数配置模块45主要接收上位机经PCIE接口传送来的各项参数(诸如32通道模拟前端AFE 3的程控增益参数、滤波参数，接收通道的指定等)，并将这些参数做相应处理后发送给辅助控制模块6。
在本实施例中，DDR3内存模组5的一种恰当选择为MICRON公司的MT8JSF25664HZ,FPGA数据处理及控制中心4的一种恰当选择为XILINX公司Virtex 6系列的XC6VLX240T-1FF1156。FPGA数据处理及控制中心4采用200MHz主时钟(由200M时钟晶振7提供)工作，其程序配置文件由FPGA配置模块8提供。
所述的FPGA配置模块8提供的配置方式需足够快，在计算机枚举结束前要对FPGA数据处理及控制中心4配置完成，这样PCIE板卡设备(超声相控阵回波信号接收系统形成的电路板卡)才能被计算机系统识别。
本实施例中，FPGA配置模块8一种恰当的选择是XILINX公司的Platform flashXCF128X芯片，采用被动并行配置方式，配置文件大小为8.8MB，配置时钟频率为47MHz(由47MHz时钟晶振提供)，理论配置时间为99ms，可以满足FPGA的配置需求。在本实施例中，所述的辅助控制模块6的一种适当选择为Altera公司供应的MAXⅡ系列的CPLD EPM2210。
步骤五、接到上位机传送原始数据的指令后，存储在DDR3内存模组5中的原始数据可经FPGA数据处理及控制中心4的PCIE通讯模块44传输到上位机进行数据处理并完成成像显示。
实施例的系统性能参数如下：
(1)接收系统的模拟电压输入量程为733mVpp，模拟信号的最大增益可达52dB，支持模拟信号滤波功能(由32通道模拟前端AFE 3决定)；
(2)数据采集速率为80MSPS，采样精度为12bit，单通道采样深度为4000个点；
(3)原始数据的最大缓冲存储空间为2GB；
(4)PCIE DMA方式下，数据的最大传输速率可达1.6GB/s。
最后需要指出的是：以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (4)
1.一种超声相控阵回波信号接收系统，其特征在于，所述超声相控阵回波信号接收系统通过PCIE通讯方式与上位机进行通讯；所述超声相控阵回波信号接收系统包括：探头连接器(1)、高压发送器/接收器开关(2)、32通道模拟前端AFE(3)、FPGA数据处理及控制中心(4)、DDR3内存模组(5)以及辅助控制模块(6)；其中，
所述探头连接器(1)的输入端用于与128通道超声相控阵阵列探头连接；
所述探头连接器(1)的输出端与所述高压发送器/接收器开关(2)的输入端连接；
所述高压发送器/接收器开关(2)的输出端与所述32通道模拟前端AFE(3)的输入端连接；
所述32通道模拟前端AFE(3)的输出端与所述FPGA数据处理及控制中心(4)的输入端连接；
所述FPGA数据处理及控制中心(4)与DDR3内存模组(5)连接；
所述辅助控制模块(6)分别与所述高压发送器/接收器开关(2)、32通道模拟前端AFE(3)以及FPGA数据处理及控制中心(4)连接；
所述超声相控阵回波信号接收系统进一步包括时钟分配器(10)，所述时钟分配器的输出端与所述32通道模拟前端AFE(3)连接，所述时钟分配器(10)的输入端与所述辅助控制模块(6)连接；
所述超声相控阵回波信号接收系统包括第一时钟晶振以及第二时钟晶振；所述第一时钟晶振与所述FPGA数据处理及控制中心(4)连接；所述第二时钟晶振与所述时钟分配器(10)连接；
所述的辅助控制模块(6)基于CPLD实现，所述辅助控制模块(6)包括：时钟控制(61)、AFE控制模块(62)、衰减增益控制单元(63)、高压T/R切换开关控制模块(64)及旋转编码器解码模块(65)；其中，
所述时钟控制(61)与所述时钟分配器(10)连接；
所述AFE控制模块(62)与所述32通道模拟前端AFE(3)连接；
所述衰减增益控制单元(63)与所述衰减增益控制模块(11)连接；
所述高压T/R切换开关控制模块(64)与所述高压发送器/接收器开关(2) 连接；
所述旋转编码器解码模块(65)用于与所述128通道超声相控阵阵列探头中的旋转编码器连接。
2.如权利要求1所述的超声相控阵回波信号接收系统，其特征在于，所述超声相控阵回波信号接收系统进一步包括衰减增益控制模块(11)，所述衰减增益控制模块(11)的输出端与所述32通道模拟前端AFE(3)连接，所述衰减增益控制模块(11)的输入端与所述辅助控制模块(6)连接。
3.如权利要求1所述的超声相控阵回波信号接收系统，其特征在于，所述FPGA数据处理及控制中心(4)包括：串转并模块(41)、数据缓冲存储模块(43)、PCIE通讯模块(44)、控制模块(42)和用户参数配置模块(45)；其中，
所述串转并模块(41)的输入端与所述32通道模拟前端AFE(3)连接，所述串转并模块(41)的输出端与所述数据缓存模块(43)的输入端连接；
所述数据缓冲存储模块(43)分别与DDR3内存模组(5)以及所述PCIE通讯模块(44)连接；
所述控制模块(42)分别与所述数据缓冲存储模块(43)以及PCIE通讯模块(44)连接；
所述用户参数配置模块(45)分别与所述PCIE通讯模块(44)以及所述辅助控制模块(6)连接。
4.一种回波信号接收系统接收128通道超声相控阵回波信号的方法，其特征在于，回波信号接收系统采用权利要求1-3任一项所述的超声相控阵回波信号接收系统，所述回波信号接收系统接收128通道超声相控阵回波信号的方法包括如下步骤：
步骤1：将探头连接器与128通道超声相控阵阵列探头连接，将128通道超声相控阵阵列探头的128个回波信号引入到接收系统中；
步骤2：通过高压发送器/接收器开关(2)进行128通道选32通道的功能；
步骤3：使32通道模拟前端AFE(3)对选中的32通道低压回波信号进行低噪声放大、程控放大、抗混叠滤波及模数转换处理，最终将32路模拟信号转换为FPGA可接受的32路数字信号；
步骤4：通过FPGA数据处理及控制中心(4)完成LVDS信号串转并、数据缓冲存储、PCIE通讯、逻辑控制功能；并通过DDR3内存模组(5)对原始数据进行缓存；
步骤5：接到上位机传送原始数据的指令后，存储在DDR3内存模组(5)中的原始数据经FPGA的PCIE传输模块传送给上位机。
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