CN108073068A - 全数字锁相回路adpll电路 - Google Patents

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Abstract

本发明实施例涉及一种全数字锁相回路ADPLL电路，其包括：时间/数字转换器TDC，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及倍频器，其电耦合到所述TDC。所述倍频器经配置以接收第一电压信号且产生第二电压信号。将所述第二电压信号提供到所述TDC的电压输入。所述TDC经配置以产生供所述倍频器调整所述第二电压信号的一或多个控制信号。

Description

全数字锁相回路ADPLL电路
技术领域
本揭露涉及数字电路设计，且尤其涉及全数字锁相回路电路设计。
背景技术
已提出全数字锁相回路(ADPLL)电路来用于射频(RF)及其它电路中。快速频率获取对于锁相回路操作是至关重要的。时间/数字转换器(TDC)经配置以提供ADPLL的调谐。当前ADPLL电路利用传感器，所述传感器经配置以在ADPLL的操作期间检测程序、电压及温度(统称为“PVT”)的变化以校准TDC。此基于PVT的校准必须针对各特定使用情况来设计且增大基于CMOS的电路中的ADPLL电路设计的成本及复杂性。
使用基于PVT的校准的当前方法需要长延迟单元阶段且无法修复频率合成器应用中的TDC分辨率/带内噪音。此外，当前基于PVT的校准无法补偿PVT变化(例如程序变化)而替代性地必须针对各电路个别调谐。
发明内容
根据本揭露的一些实施例，一种电路包含：时间/数字转换器(TDC)，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及倍频器，其电耦合到所述TDC，其中所述倍频器经配置以接收第一电压信号且产生第二电压信号，其中将所述第二电压信号提供到所述TDC的电压输入，且其中所述TDC产生经配置以产生调整所述第二电压信号的一或多个控制信号。
根据本揭露的一些实施例，一种全数字锁相回路(ADPLL)包含：相位检测器；滤波器，其电耦合到所述相位检测器；数字控制振荡器，其电耦合到所述滤波器，其中所述数字控制振荡器经配置以产生经相位校正时钟信号；时间/数字转换器(TDC)，其经配置以接收所述经相位校正时钟信号，其中所述TDC电耦合到所述相位检测器以将相位校正信号提供到所述相位检测器；及倍频器，其电耦合到所述TDC，其中所述倍频器经配置以接收第一电压信号且产生第二电压信号，且其中将所述第二电压信号提供到所述TDC的电压输入。
根据本揭露的一些实施例，一种校准时间/数字转换器(TDC)的方法包含：在倍频器电路的输入处接收第一电压；在所述倍频器电路的输出处产生第二电压，其中所述第二电压大于所述第一电压，且其中所述倍频器电路的所述输出耦合到所述TDC的输入；产生TDC调谐字(TTW)，其中将所述TTW提供到所述倍频器电路；及基于所述TTW调整所述第二电压。
附图说明
当结合随附图式阅读时自下列实施方式最佳理解本揭露的方面。应注意，根据行业中的标准实践，各种装置不必按比例绘制。实际上，为论述的清楚起见，各种装置的尺寸可任意增大或减小。
图1绘示根据一些实施例的具有经配置以提供时间/数字转换器(TDC)的校准的倍频器的全数字锁相回路(ADPLL)。
图2绘示根据一些实施例的图1的ADPLL的倍频器及TDC。
图3绘示根据一些实施例的图2的倍频器的控制块的逻辑图。
图4A绘示根据一些实施例的经配置以从图3的控制块接收控制信号的子集的倍频器电路。
图4B绘示根据一些实施例的经配置以从图3的控制块接收相位输出的多个倍频器电路。
图5绘示根据一些实施例的经配置以在图3的控制块中提供TDC调谐字解码的多个逻辑门。
图6A至6C为绘示根据一些实施例的图1的倍频器及TDC的性能的图表。
图7为绘示根据一些实施例的图2的TDC的性能特性的图表。
图8为绘示根据一些实施例的图1的ADPLL电路的TDC电路及倍频器的操作的流程图。
图9A绘示根据一些实施例的经配置以产生TTW信号的TDC电路。
图9B绘示根据一些实施例的经配置以从倍频器接收电压输入的TDC电路。
图10绘示根据一些实施例的经配置以从TDC电路接收TTW信号的倍频器。
具体实施方式
示范性实施例的此描述旨在结合随附图式阅读，随附图式将被视为整个书面描述的部分。关于附接、耦合及类似物的术语(例如“连接”、“互连”、“电连接”及“电耦合”)是指其中结构直接或通过中介电路元件间接彼此电附接或耦合的关系以及有线或无线附接或关系两者，除非另外明确描述。
在各种实施例中，揭示具有经配置以提供时间/数字转换器(TDC)的校准的倍频器的全数字锁相回路(ADPLL)。倍频器包括控制块，所述控制块经配置以从TDC接收TDC调谐字(TTW)。基于TTW调整倍频器的输出。将倍频器的输出电压提供作为到TDC的输入。在一些实施例中，倍频器控制块产生多个相位输出，所述多个相位输出经配置以调谐多个倍频器电路以维持预定电压输出。
图1绘示根据一些实施例的具有经配置以校准时间/数字转换器(TDC)30的倍频器32的全数字锁相回路(ADPLL)2。ADPLL 2包括参考相位累加器4、相位检测器6、滤波器8、数字控制振荡器(DCO)10及数字控制TDC 30。TDC 30经配置以量测经相位校准时钟信号(CKV)与参考信号(FREF)之间的时间差。将TDC 30的输出提供到相位检测器以允许在操作期间调整CKV信号且调谐ADPLL 2。
在一些实施例中，参考相位累加器4接收频率命令字(FCW)输入且通过累加FCW的相位而产生参考相位累加(PHR)信号。在一些实施例中，通过计数在时钟信号的作用中周期内发生的FCW信号的相变数目来累加FCW的相位，但是将了解，可使用其它累加电路及技术。将PHR信号提供到相位检测器6。相位检测器6接收一或多个输入，例如PHR信号、部分误差校正(PHV_F)信号及边缘时钟转变累加(PHV_1)信号。相位检测器6比较输入信号的一或多者的相位以产生相位误差输出(PHE)信号。将相位误差输出信号提供到滤波器8。
在一些实施例中，滤波器8经配置以提供从相位检测器6接收的PHE信号的塑形。滤波器8可包括回路滤波器12及换档电路14。回路滤波器12经配置以过滤相位检测器的输出信号(PHE)以控制ADPLL 2的一或多个操作特性。举例来说，在一些实施例中，回路滤波器12经配置以将输出信号(PHE)从第一位值按比例调整到第二减小位值。回路滤波器12可包含任何合适滤波器，例如，举例来说无限脉冲响应(IRR)滤波器、数字低通滤波器(DLF)、数字高通滤波器(DHF)、任何其它合适滤波器及/或其任何组合。
在一些实施例中，滤波器8包括换档电路14。换档电路14可操作以调整ADPLL 2的回路增益。回路增益可增大及/或减小以增大及/或减小ADPLL 2的带宽。在一些实施例中，换档电路14包含IRR滤波器，但是将了解，可使用其它换档电路。
在由滤波器8处理之后，将PHE信号提供到DCO 10。DCO 10包括DCO正规化电路16及DCO核心18。DCO正规化电路16经配置以正规化来自滤波器8的输入。举例来说，可通过将增益多路复用器应用至调制路径、PLL路径及/或任何其它合适正规化功能而达成来自滤波器8的输入的正规化。DCO正规化电路16将经过滤数字误差信号(PVT)提供到DCO核心18。在一些实施例中，DCO正规化电路16产生中间时钟信号(Track_I)，所述中间时钟信号被提供到DCO核心18。Track_I信号可经配置为DCO核心18的频率主时钟信号。DCO核心18为经配置以产生经相位校准时钟信号(CKV)的数字控制振荡器。在一些实施例中，将CKV信号提供到一或多个额外电路元件，例如射频(RF)电路元件。
将CKV信号进一步提供到数字控制TDC 30。数字控制TDC 30接收CKV信号且比较CKV信号与参考信号(FREF)的边缘(例如上升边缘)。TDC 30基于CKV信号与FREF信号之间的差异而产生上升边缘相位变化信号(PHV_F)。视情况将PHV_F信号提供到数字电子控制装置(DEC)22及正规化电路28以用于在被提供到相位检测器8之前塑形。DEC 22经配置以执行一或多个二进制转换，例如将从TDC接收的PHV_F信号由第一位宽度X转换为第二位宽度Y。尽管所绘示实施例包括由正规化电路28提供的PHV_F信号，但将了解，可直接从TDC 30将PHV_F信号提供到相位检测器8。PHV_F信号用于调整CKV信号的频率以将ADPLL 2(及其它附接电路元件)调谐到参考频率FREF。在一些实施例中，由倍频器32自动维持TDC 30的校准，如在下文关于图2更详细论述。
在一些实施例中，将CKV信号提供到分频器26，所述分频器26通过预定量划分信号且将经划分信号提供到积分三角调制电路24。在一些实施例中，分频器通过预定因数划分CKV信号，例如2、4、8的因数及/或任何其它合适因数。在一些实施例中，积分三角调制电路24从DCO正规化电路16接收输入。来自DCO正规化电路16的输入信号经配置以自动校准积分三角调制电路24。积分三角调制电路24将输入Track_F提供到DCO核心18。在一些实施例中，将CKV信号进一步提供到计数器20。计数器20经配置以计数CKV输出信号的上升边缘且将相位变化输入(PHV_I)信号提供到相位检测器6。
图2绘示根据一些实施例的图1的ADPLL 2的TDC 30及倍频器32。倍频器32经配置以接收电压输入Vin_DC。电压输入Vin_DC具有第一电压。第一电压可为任何合适电压值，例如0.5V、1V、1.5V、2V及/或任何其它合适电压。倍频器32产生电压输出信号Vout_DC。输出电压Vout_DC具有大于第一电压值的第二电压值。举例来说，在一些实施例中，第二电压值最初经配置为大体上约为电压输入信号的电压值的两倍。在一些实施例中，电压输入Vin_DC为0.5V且电压输出信号Vout_DC约为1.0V。输出信号Vout_DC的值可受一或多个电路参数影响，例如程序变化、温度变化、电压变化(在电路的其它部分中)及/或任何其它合适变化。通过调整及/或撤消启动倍频器32的一或多个内部时钟信号来控制输出信号Vout_DC的电压，如在下文关于图3及图4更详细描述。倍频器32将电压输出信号Vout_DC提供到TDC 30的DC供应输入。
在一些实施例中，TDC 30经配置以产生用于倍频器32的一或多个控制信号。在所绘示实施例中，TDC 30产生误差信号Q<0:12>，所述误差信号Q<0:12>指示Vout_DC与目标电压(例如1.0V)之间的差异。误差信号Q<0:12>在倍频器32处经接收为TDC调谐字(TTW)输入。图9A至10(在下文更详细描述)绘示根据一些实施例的经配置以产生TTW的TDC 30a的实施例。TTW输入被倍频器32解码且控制一或多个电路元件的启动。在一些实施例中，将TTW输入提供到倍频器32的控制块，如在下文关于图3至5更详细描述。在一些实施例中，TDC产生功率选择(SELHP_LP)信号。功率选择信号SELHP_LP经配置以指示TDC的两个操作模式(高功率起动操作模式及低功率稳态操作模式)的一者。在一些实施例中，TTW输入经配置以在倍频器32的高频率操作模式与低频率操作模式之间选择。TTW信号及SELHP_LP信号经配置以控制一或多个内部电路元件以调整倍频器32的输出。
图9A绘示根据一些实施例的经配置以产生TTW信号的TDC电路30a。TDC电路30a类似于上文论述的TDC电路30，且不在本文中重复类似描述。TDC电路30a包括触发器阵列96。触发器阵列96可包括任何合适触发器，例如，举例来说D型触发器。触发器阵列96中的各触发器经配置以在输入处接收参考信号(FREF)。TDC电路30a进一步包括多个反向器98a至98e(统称为“反向器98”)。反向器98经串联耦合，其中链中的第一反向器98a从源极接收时钟输入(CKV)。举例来说，如在图1中展示，在一些实施例中，DCO 10产生CKV信号。将反向器98的各者的输出提供作为到触发器阵列96中的触发器的一者的时钟输入。举例来说，在所绘示实施例中，第一反向器98a针对触发器阵列96中的第一触发器产生第一时钟信号，第二反向器98b针对触发器阵列96中的第二触发器产生第二时钟信号，且后续反向器98c至98e针对触发器阵列96中的各自触发器产生后续时钟信号。
在一些实施例中，电容器99a至99e经耦合到反向器98的各者以控制其响应时间(Δt)。在一些实施例中，响应时间Δt为：
其中CLoad等于反向器98a至98e的电容(CINV)加上相关联电容器的电容(Cpar)。触发器阵列96产生多位TTW信号。在一些实施例中，触发器阵列96中的触发器的各者输出多位TTW信号的一个位。
在一些实施例中，反向器98的各者经配置以从倍频器32接收输入电压。如在图9B中展示，在一些实施例中，反向器98的各者耦合到倍频器32的输出。倍频器32经配置以提供输出电压，例如Vout_DC。输出电压控制反向器98的各者的操作。在一些实施例中，将触发器阵列96的输出92作为TTW信号提供到倍频器32。
图10绘示根据一些实施例的经配置以从TDC 30a及校准单元90接收TTW信号的倍频器32a。倍频器32a类似于上文论述的倍频器32，且不在本文中重复类似描述。倍频器32a包括控制块38及倍压模块36。控制块38从TDC 30接收TTW输入。在一些实施例中，校准单元90经配置以在将从TDC 30a接收的TTW信号提供到控制块38之前调整TTW信号。举例来说，在一些实施例中，TDC 30a产生具有第一位宽度(例如，含有第一数目个位)的输出信号92。将输出信号92提供到校准单元90，所述校准单元90产生具有不同于第一位宽度的第二位宽度的TTW信号。将TTW信号提供到控制块38，所述控制块38控制倍压模块36(如在下文关于图3更详细论述)以产生倍频输出信号Vout_DC。在一些实施例中，将倍频输出信号提供作为至TDC的一输入30，所述TDC30经配置以(通过TTW信号)调整倍频器32a以视需要调整倍频输出信号。
图3绘示根据一些实施例的倍频器32的控制块38的一项实施例。控制块38从TDC30接收一或多个控制信号，例如TTW信号及/或SELHP_LP信号。将TTW信号提供到多个逻辑门40a至40f。多个逻辑门40a至40f解码TTW信号且将启动信号提供到一或多个环形振荡器(例如第一环形振荡器42a及第二环形振荡器42b)。在一些实施例中，第一环形振荡器42a为高频率环形振荡器且第二环形振荡器42b为低频率环形振荡器，但是将了解，其它实施例为可能的且在本揭露的范围内。在一些实施例中，倍频器32可经配置以针对两个或多于两个电路(例如高功率电路及低功率电路)的一者产生倍压。在所绘示实施例中，高频率环形振荡器42a对应于高功率电路的功率产生且低频率环形振荡器42b对应于低功率电路的功率产生。TTW信号经配置以启动环形振荡器42a、42b的一或多者以产生振荡信号(例如方波)。
在一些实施例中，SELHP_LP信号经配置以选择第一环形振荡器42a及/或第二环形振荡器的一者以供操作。举例来说，在一些实施例中，将SELHP_LP信号提供到第一环形振荡器42a及第二环形振荡器42b的各者以针对高功率及/或低功率输出控制振荡器的操作。在一些实施例中，SELHP_LP信号的第一值启动第一环形振荡器42a且撤消启动第二环形振荡器42b且第二相对值启动第二环形振荡器42b且撤消启动第一环形振荡器42a，但是将了解，替代控制方案在本揭露的范围内。在一些实施例中，环形振荡器42a、42b的各者由TTW信号来控制及/或启动且并不接收SELHP_LP信号。
在一些实施例中，环形振荡器42a、42b的各者耦合到多路复用器44。多路复用器44从环形振荡器42a、42b的各者接收输入且在单一电路路径上提供输出。在一些实施例中，多路复用器44可被省略且环形振荡器42a、42b的各者的输出可经直接提供到触发器46a、46b的各者。多路复用器44经配置以隔离高频率环形振荡器42a与低频率环形振荡器42b。在其它实施例中，由TTW信号同时启动环形振荡器42a、42b且多路复用器44经配置以选择环形振荡器42a、42b的一者的输出。可由一或多个输入信号(例如，举例来说SELHP_LP信号)控制多路复用器44。举例来说，在一些实施例中，多路复用器44接收SELHP_LP信号且基于SELHP_LP信号来确定将环形振荡器42a、42b输入的哪一个提供到输出。在一些实施例中，由一或多个触发器46a、46b接收多路复用器44的输出。
在一些实施例中，第一触发器46a从多路复用器44接收输入且第二触发器46b从多路复用器44接收反向输入。举例来说，在一些实施例中，反向器58定位在多路复用器44的输出与第二触发器46b的输入之间。在一些实施例中，来自多路复用器44的输入耦合到触发器46a、46b的各者的设定输入以在输入信号的上升边缘上转变触发器46a、46b，使得第一触发器46a将在多路复用器44输出的上升边缘上转变且第二触发器46b将在多路复用器44输出的下降边缘上转变(这是由于多路复用器输出在到达第二触发器46b之前被反向)。触发器46a、46b的各者电耦合到各自非重叠时钟产生器48a、48b。由触发器46a、46b的输出控制非重叠时钟产生器48a、48b。当触发器46a、46b的非反向输出(例如，Q)经设定为高时，各自非重叠时钟产生器48a、48b经启动以产生时钟信号。时钟产生器48a、48b在本文中被称为非重叠时钟产生器以指示时钟产生器48a、48b的仅一者在任何时间为作用中。举例来说，当第一非重叠时钟产生器48a为作用中时，第二非重叠时钟产生器48b为非作用中。类似地，当第二非重叠时钟产生器48b为作用中时，第一非重叠时钟产生器48a为非作用中。
非重叠时钟产生器48a、48b连接至栅极驱动器50a至50d。栅极驱动器50a至50d经配置以产生相位输出信号。举例来说，在所绘示实施例中，第一非重叠时钟产生器48a电耦合到第一栅极驱动器50a及第二栅极驱动器50b且第二非重叠时钟产生器48b电耦合到第三栅极驱动器50c及第四栅极驱动器50d。当第一非重叠时钟产生器48a为作用中时，第一栅极驱动器50a产生第一相位输出信号Φ1_1且第二栅极驱动器50b产生第二相位输出信号Φ1_2。第一相位输出信号Φ1_1及第二相位输出信号Φ1_2具有相反相位(例如，分开180度)。类似地，当第二非重叠时钟产生器48b为作用中时，第三栅极驱动器50c产生第三相位输出信号Φ2_1且第四栅极驱动器50d产生第四相位输出信号Φ2_2。第三相位输出信号Φ2_1及第四相位输出信号Φ2_2具有相反相位(例如，分开180度)。由非重叠时钟产生器48a、48b的启动/撤消启动来确定相位输出信号Φ1_1、Φ1_2、Φ2_1、Φ2_1的频率。
在一些实施例中，将相位输出信号的各者提供到一或多个倍压模块36a至36d，如在图4A至4B中展示。如在图4A中展示，在倍压模块36a处接收相位分量Φ1_1及Φ1_2的一或多者。倍压模块36a进一步接收电压输入Vin且基于相位分量Φ1_1及Φ1_2产生电压输出。在一些实施例中，如在图4B中展示，第一组倍压模块36a、36b接收第一功率相位分量Φ1_1及Φ1_2且第二组倍压模块36c、36d接收第二功率相位分量Φ2_1及Φ2_2，但是将了解，其它配置是可能的且在本揭露的范围内。仅一组倍压模块(包括第一倍压模块36a及第二倍压模块36b的第一组或包括第三倍压模块36c及第四倍压模块36d的第二组)在操作期间为作用中。在一些实施例中，两次将功率相位分量Φ1_1、Φ1_2、Φ2_1、Φ2_2的各者提供到各自倍压模块36a、36b(例如，将两个输入及/或一个输入提供到两组倍压组件)以减小涟波且提供倍压模块36a、36b的快速充电/放电。
举例来说，在高频率起动模式期间，SELHP_LP信号指示高频率/高功率操作。由SELHP_LP信号及TTW信号控制控制电路38，使得第一环形振荡器42a(即，高频率环形振荡器)产生高频率信号，将所述高频率信号提供到第一触发器46a及第二触发器46b的各者。高频率信号替代性地启动非重叠时钟产生器48a、48b的各者。当第一非重叠时钟产生器48a为作用中时，产生第一组相位输出信号Φ1_1及Φ1_2以驱动第一倍压模块36a及第二倍压模块36b。在预定时间周期(例如，高频率信号的一个周期)之后，撤消启动第一非重叠时钟产生器48a且启动第二非重叠时钟产生器48b。第二非重叠时钟产生器48b控制第二组栅极驱动器50c、50d以产生第二组相位输出信号Φ2_1及Φ2_2。通过在第一组相位输出信号Φ1_1及Φ1_2与第二组相位输出信号Φ2_1及Φ2_2之间切换，倍频器32减小倍压输出信号(Vout_DC)中的涟波。当SELHP_LP信号指示至低功率/低频率稳态模式的换挡时，撤消启动第一环形振荡器42a且启动第二环形振荡器42b(例如，低频率环形振荡器)以在对应于电路的低功率要求的较低频率下驱动非重叠时钟产生器48a、48b(及因此栅极驱动器50a至50d)。倍压模块36a至36d的各者基于所接收相位分量信号产生输出，使得输出信号Vout_DC提供选定电压值(例如输入电压Vin_DC的值的两倍)。另外，相位分量信号的频率按预定速率给电容器Cload充电。
图5绘示图3的倍频器控制电路38的逻辑门40a至40f的一项实施例。如在图5中展示，逻辑门40a至40f的各者接收TTW信号的位的一或多者作为输入。逻辑门40a至40f解码TTW信号且产生输出信号，所述输出信号被提供到环形振荡器42c的启用输入。当逻辑门40a至40f将预定输入提供到启用输入(例如逻辑1)时，启动环形振荡器。环形振荡器42c可为低功率环形振荡器及/或高功率环形振荡器。环形振荡器42c产生输出信号54。输出信号54经配置以控制一或多个电路元件的操作，例如一或多个触发器46a、46b、非重叠时钟产生器48a、48b及/或栅极驱动器50a至50d。环形振荡器42c耦合到产生输出Vout_DC的额外电路元件的一或多者(见图3至4B)。举例来说，通过略过输出信号54的一部分来调整环形振荡器42c的输出调整输出电压Vout_DC。举例来说，在一些实施例中，环形振荡器42a产生具有方波54a的输出信号54，方波54a按预定速率循环触发器46a、46b以调整一或多个相位输出信号(例如提供到一或多个倍压模块电路36的Φ1_1及Φ1_2)。在一些实施例中，由一或多个输入(例如TTW输入)调整环形振荡器42c的延迟。减小延迟导致输出电压Vout的增大。当电压Vout_DC超过预定阈值时，撤消启动环形振荡器42c(如在输出信号54的区段54b中展示)且将输出电压Vout_DC维持在一现有值(及/或经受由ADPLL 2的操作及设计导致的波动)。如果TTW输入指示输出电压Vout_DC的误差Q<0:12>在预定范围外，那么启动环形振荡器42c以产生新方波54c。
图6A至6C为绘示ADPLL 2的操作的图70a至70c。图6A绘示ADPLL 2的输出电压60相较于倍频器输出62及切换时钟信号64的比较。在一些实施例中，由一或多个环形振荡器42a至42c产生切换时钟信号64。如在图6A中展示，倍频器输出62(例如ADPLL 2的倍频器32的输出)在时间0处约为0.5V。在约5微秒之后，TTW信号导致切换时钟信号64启动。由于切换时钟64的延迟减小(例如，切换时钟64的频率增大)，倍频器输出62增大直至达到约1.0V。输出电压60最初下降但在相同时间周期内增大到倍频器输出62的值。输出电压60及倍频器输出62保持恒定为约1.0V。
如在图6B中展示，输出电压62维持在约1.0V。当临时略过切换时钟信号64(例如，TTW信号指示输出电压处于预定电压位准)时，输出电压减小。当输出电压信号60下降到低于预定阈值(例如，误差信号Q<0:12>在可接受范围外)时，启用切换时钟信号64且输出电压信号60返回到预定值。
图6C绘示相较于输出电压信号60及倍频器输出信号62的TDC电流信号66。如在图6C中展示，当输出电压信号60达到大体上等于倍频器输出62的电压值时，TDC产生电流信号66中的尖峰。电流信号66的周期等于输出电压信号从第一值(例如约1.0V)到第二值(例如约1.05V)的斜坡时间。可通过控制一或多个倍频器电路32以增大及/或减小电压输出62来调整TDC电流信号66。可将TDC电流信号66提供到一或多个额外电路元件(例如ADPLL的相位检测器8)。
图7为绘示TDC 30的分辨率的图80。第一线82绘示相对于电压绘制的传统TDC的分辨率(例如，未使用所揭示自动倍频器校准的TDC的响应时间)。第二线84绘示相对于温度绘制的传统TDC的分辨率。第三线86绘示在从约-40°到约120°的温度范围内的TDC 30的分辨率。如在图7中展示，不管TDC 30的温度增大或电压变化，TDC 30维持约10皮秒的恒定响应时间86。
图8为绘示根据一些实施例的TDC 30及倍频器32的操作方法100的流程图。在步骤102处，倍频器32接收具有预定值(例如，举例来说0.5V)的电压输入Vin_DC。在步骤104处，倍频器32产生输出电压Vout_DC。将输出电压提供到数字控制TDC 30。在一些实施例中，Vout_DC具有标称为Vin_DC的电压值的两倍的电压值。
在步骤106处，TDC 30产生误差信号Q<0:12>，所述误差信号Q<0:12>指示Vout_DC与目标电压之间的差异。将误差信号Q<0:12>作为TDC调谐字(TTW)输入提供到倍频器32。在一些实施例中，在可选步骤108处，TDC产生SELHP_LP信号，所述SELHP_LP信号经配置以选择倍频器32的高功率起动操作模式或低功率稳态操作模式的一者。
在步骤110处，倍频器32使用多个逻辑门40a至40f解码TTW信号。TTW信号控制倍频器32的一或多个电路元件(例如环形振荡器42a至42c)的操作。在步骤110处，通过倍频器32基于TTW信号及/或SELHP_LP信号来调整Vout_DC。举例来说，在一些实施例中，TTW信号及SELHP_LP信号启动一或多个环形振荡器以调整时钟产生器48a的启动的延迟。方法100返回到步骤104且将经调整Vout_DC信号提供到TDC 30。
在各种实施例中，一种电路包括：时间/数字转换器(TDC)，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及倍频器，其电耦合到所述TDC。所述倍频器经配置以接收第一电压信号且产生第二电压信号。将所述第二电压信号提供到所述TDC的电压输入。所述TDC经配置以产生供所述倍频器调整所述第二电压信号的一或多个控制信号。
在各种实施例中，一种全数字锁相回路(ADPLL)包括：相位检测器；滤波器，其电耦合到所述相位检测器；及数字控制振荡器，其电耦合到所述滤波器。所述数字控制振荡器经配置以产生经相位校正时钟信号。所述ADPLL进一步包括时间/数字转换器(TDC)，所述时间/数字转换器(TDC)经配置以从所述数字控制振荡器接收所述经相位校正时钟信号。所述TDC电耦合到所述相位检测器以将相位校正信号提供到所述相位检测器。倍频器电耦合到所述TDC。所述倍频器经配置以接收第一电压信号且产生第二电压信号。将所述第二电压信号提供到所述TDC的电压输入。
在各种实施例中，揭示一种校准时间/数字转换器(TDC)的方法。所述方法包括在倍频器电路的输入处接收第一电压且在所述倍频器电路的输出处产生第二电压。所述第二电压大于所述第一电压。所述倍频器电路的所述输出耦合到所述TDC的输入。产生TDC调谐字(TTW)且将其提供到所述倍频器电路。基于所述TTW调整所述第二电压。
前述内容概括若干实施例的特征，使得所属领域的技术人员可更好理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施本文中介绍的实施例的相同目的及/或达成相同优势的其它程序及结构的基础。所属领域的技术人员也应认识到，这些等效架构并不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中作出各种改变、替代及更改。
符号说明
2 全数字锁相回路(ADPLL)
4 参考相位累加器
6 相位检测器
8 滤波器
10 数字控制振荡器(DCO)
12 回路滤波器
14 换档电路
16 数字控制振荡器(DCO)正规化电路
18 数字控制振荡器(DCO)核心
20 计数器
22 数字电子控制装置(DEC)
24 积分三角调制电路
26 分频器
28 正规化电路
30 时间/数字转换器(TDC)
30a 时间/数字转换器(TDC)
32 倍频器
32a 倍频器
36 倍压模块
36a至36d 倍压模块
38 控制块
40a至40f 逻辑门
42a至42c 环形振荡器
44 多路复用器
46a 触发器
46b 触发器
48a 非重叠时钟产生器
48b 非重叠时钟产生器
50a至50d 栅极驱动器
54 输出信号
54a 方波
54b 区段
54c 新方波
58 反向器
60 输出电压
62 倍频器输出/电压输出
64 切换时钟信号
66 时间/数字转换器(TDC)电流信号
70a至70c 图
80 图
82 第一线
84 第二线
86 第三线
90 校准单元
92 输出/输出信号
96 触发器阵列
98a至98e 反向器
99a至99e 电容器
100 方法
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤

Claims (1)

1.一种电路，其包含：
时间/数字转换器TDC，其经配置以产生指示第一信号与参考信号之间的相位差的信号；及
倍频器，其电耦合到所述TDC，其中所述倍频器经配置以接收第一电压信号且产生第二电压信号，其中将所述第二电压信号提供到所述TDC的电压输入，且其中所述TDC产生经配置以产生调整所述第二电压信号的一或多个控制信号。
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