CN108055223B - 一种低延时的宽带fbmc调制装置和方法 - Google Patents

一种低延时的宽带fbmc调制装置和方法 Download PDF

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Abstract

本发明公开了一种低延时的宽带FBMC调制装置和方法，属于无线通信领域，包括：确定多通道个数；为实现全速率传输，进行OQAM预处理；进行多通道资源重映射，并行输出多通道数据；进行多通道数据实虚分离处理；进行多通道预处理；进行IFFT运算；分别生成实部和虚部的时域滤波系数，并对滤波系数分离处理，产生多通道滤波系数；进行多通道PPN处理，完成滤波器组滤波功能；进行并串转换，完成宽带FBMC调制信号输出。本方法采用实虚分离处理技术可把原延时降低到二分之一，采用多通道处理技术可把原延时降低到通道数分之一，采用OQAM_FBMC实现全速率传输，满足5G系统对宽带FBMC信号产生的高速率、低延时的要求。

Description

一种低延时的宽带FBMC调制装置和方法
技术领域
本发明属于无线通信领域，具体涉及一种低延时的宽带FBMC调制装置和方法。
背景技术
与4G相比，5G具有更高的速率、更宽的带宽、更高的可靠性、更低的时延等特征。
移动通信自20世纪80年代诞生以来，经过三十多年的爆发式增长，已深刻改变了人们的生活方式。随着需求的不断增长，传统4G解决方案已无法应对网络流量的激增。因此面向2020年及未来的第五代移动通信(5G)成为全球研发热点。目前5G还处于规划阶段，概念和技术未形成统一标准。滤波器组多载波(Filter Bank Multi-Carrier，FBMC)作为5G系统候选波形之一，与4G系统采用的OFDM相比，具有良好的带外抑制，不需要CP，极高的频谱使用效率，各载波不需要保持同步，适合于零散化的碎片频谱利用等。
FBMC采用子载波滤波方式，已无法直接应用IFFT-FFT来实现调制和解调处理，因此，FBMC的快速实现方法已经成为制约其应用和推广的关键难题。关于FBMC快速实现算法，国内外已进行大量研究。基于IFFT+PPN(Poly Phaze Network)的实现方法是目前研究最多和最成熟的快速实现方法，是基于数字信号处理和多相调制滤波器组思想，利用多抽样率处理技术通过多相分解能够得到快速实现算法。然而，5G对带宽和时延提出了更高的要求，其中带宽要达到200MHz、500MHz、1GHz、2GHz以及更宽频带，时延要求空口时延为1ms，端到端时延为ms量级。国内外对于宽带FBMC调制快速实现方法的研究，才刚刚起步，还没有成熟的实现方法。大宽带与低延时是相互对立的，大宽带带来急剧增加运算量，从而增加运算时间，造成高延时。采用现有IFFT+PPN实现方式已不能满足低延时的宽带FBMC调制需求。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种低延时的宽带FBMC调制装置和方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种低延时的宽带FBMC调制装置，包括预处理模块、IFFT模块、PPN模块、多路合并模块以及并串转换模块；
预处理模块，被配置为用于实现包括OQAM、多通道资源重映射、多通道数据实虚分离、多通道在内的预处理功能；
IFFT模块，被配置为用于实现频时转换功能；
PPN模块，被配置为用于实现多载波滤波器组的滤波功能；
多路合并模块，被配置为用于通过时域信号合并，输出多通道PPN数据；
并串转换模块，被配置为用于采用FPGA自带高速并串转换器，输出宽带OQAM_FBMC的调制信号；
宽带FBMC的资源映射数据进入预处理模块，实现包括OQAM、多通道在内的预处理功能，预处理后的数据进入IFFT模块实现频时转换功能，IFFT输出的数据进入PPN模块，实现多载波滤波器组的滤波功能，PPN输出的数据进入多路合并模块，实现时域信号叠加功能，多路合并输出的数据进入并串转换模块，实现高速率信号输出功能。
此外，本发明还提到一种低延时的宽带FBMC调制方法，该方法采用如上所述的低延时的宽带FBMC调制装置，包括以下步骤：
步骤1：根据FBMC系统参数、延时要求、硬件水平以及系统复杂度，确定多通道个数C，其为2的整数次幂；
步骤2：通过预处理模块进行OQAM(Offset Quadrature Amplitude Modulation，偏移正交幅度调制)预处理；
即利用输入数据的延时实现半个符号周期的延时；
输入数据为
Figure BDA0001478562960000021
其中，x为输入数据的复数集合，xn为输入数据的复数集合第n个元素；xr、xi为x的实部和虚部，xrn、xin为xn的实部和虚部，j为虚数单位，z为单位延时(1/F)秒，K为重叠因子，M为符号长度；
预处理结果为
Figure BDA0001478562960000022
Figure BDA0001478562960000023
其中，XaM/2、XbM/2分别为两路预处理结果；xn+M/2为输入数据的复数集合第n+M/2个元素；
步骤3：通过预处理模块进行多通道资源重映射，并行输出多通道数据；
步骤4：通过预处理模块进行多通道数据实虚分离；
实部和虚部分为两路，每路采用实数处理的方式，等效的重叠因子为2K，而输出数据速率不变，所以等效的符号长度为M/2，即为原符号长度的一半，则实部和虚部分离输出为
Figure BDA0001478562960000031
Figure BDA0001478562960000032
Figure BDA0001478562960000033
Figure BDA0001478562960000034
其中，Barc、Baic、Bbrc、Bbic为实数，是实虚分离后Bac、Bbc的实部和虚部；real()为取实部函数，imag()为取虚部函数；L为IFFT长度；
步骤5：通过预处理模块进行多通道预处理；
实虚分离处理后的IFFT原长度为M/2，采用C通道L长度IFFT处理实现时，需要多通道预处理先对实虚分离数据进行预先处理，用以补偿多通道处理带来的影响，具体处理过程为
Figure BDA0001478562960000035
Figure BDA0001478562960000036
Figure BDA0001478562960000037
Figure BDA0001478562960000038
其中，Darc、Daic、Dbrc、Dbic为多通道预处理后的结果；
步骤6：通过IFFT(Inverse Fast Fourier Transform，快速傅里叶逆变换)模块进行IFFT运算；
步骤7：生成实部和虚部的时域滤波系数，并对时域滤波系数分离处理，产生多通道滤波系数；
步骤8：通过PPN(Ploy Phaze Network，多相网络)模块结合多通道滤波系数进行多通道PPN处理，完成滤波器组滤波功能；
步骤9：通过并串转换模块进行并串转换，具体是利用FPGA自带高速并串转换器进行并串转换，输出FBMC信号。
优选地，在步骤1中，FBMC系统参数分别为：带宽B为500MHz，重叠因子K为4，滤波器类型为Nyquist滤波器，符号长度M为32768，子载波带宽约为19KHz，可用资源块R为26000，输出频率为625MHz，多通道个数C选用8，每个通道处理时钟为312.5MHz。
优选地，在步骤3中，多通道资源重映射是实现C通道数据的并行输出，第c通道的数据输出为
Figure BDA0001478562960000041
Figure BDA0001478562960000042
其中，0≤c≤C-1，L＝M/(2C)，并行输出的C通道数据速率降为原速率的C分之一，Bac为实部分离后的数据，Bbc为虚部分离后的复数数据。
优选地，在步骤6中，输出结果为
Figure BDA0001478562960000043
Figure BDA0001478562960000044
Figure BDA0001478562960000045
Figure BDA0001478562960000046
优选地，在步骤7中，实部和虚部的时域滤波系数分别为
Figure BDA0001478562960000047
Figure BDA0001478562960000048
为补偿实虚分离处理造成的虚部数据变为实数的影响，将实部和虚部的时域滤波系数需乘以虚部符号，得到第c通道的滤波系数为
Figure BDA0001478562960000049
Figure BDA00014785629600000410
其中，hk为FBMC调制的原型滤波器系数，长度为2K-1，hki为hk的第i个元素。
优选地，在步骤8中，每通道的滤波系数长度为KM/C，而进入PPN的IFFT长度为M/(2C)，数据通过重复发送方式补齐，C通道PPN处理后的输出为
Figure BDA00014785629600000411
Figure BDA00014785629600000412
Figure BDA00014785629600000413
Figure BDA00014785629600000414
实虚数据合并输出为
Pac＝Parc+Paic
Pbc＝Pbrc+Pbic
优选地，在步骤9中，C通道数据进行并串转换，采用FPGA自带的高速SERDESE器件实现，FBMC单符号FBMC调制信号输出为
Figure BDA0001478562960000051
其中，Pac要比Pbc延时半个符号周期。
本发明所带来的有益技术效果：
通过采用实虚分离处理技术，使等效重叠因子增加一倍，并使IFFT运输长度减小一半；采用多通道处理技术，实现IFFT的并行处理，降低FBMC调制的运算延时；采用OQAM_FBMC调制方式实现全速率传输，满足5G系统对宽带FBMC信号产生的高速率、低延时要求，可应用到5G系统信号发生器和基带产生模块中，有效推动5G系统标准验证以及硬件研发。
附图说明
图1为QAM_FBMC调制装置的结构示意图。
图2为QAM_FBMC调制方法的步骤示意图。
图3为QAM_FBMC调制方法的流程图。
图4为多通道FBMC处理单元的流程图。
图5为QAM_OFDM与OQAM_FBMC的映射栅格对比图。
图6为FBMC的二分之一速率的子载波实虚交叉映射示意图。
图7为FBMC的四分之一速率的子载波全部采用实数实现的隔一个映射一个子载波的示意图。
图8为原型滤波器的频域响应示意图。
图9为PPN的滤波系数的时域幅度波形示意图。
图10为OQAM_FBMC调制中a，b两路调制信号的频谱示意图。
图11为OQAM_FBMC调制中a，b两路调制信号的时域幅度示意图。
图12为OQAM_FBMC调制的频谱示意图。
图13为OQAM_FBMC调制的时域幅度示意图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
实施例1：
如图1所示，一种低延时的宽带FBMC调制装置，包括：预处理模块、IFFT模块、PPN模块、多路合并模块以及并串转换模块；
预处理模块，用于实现包括OQAM、多通道资源重映射、多通道数据实虚分离、多通道在内的预处理功能；
其处理时钟为312.5MHz。宽带FBMC的资源映射数据分前半符号和后半符号两路进入模块，完成OQAM预处理功能。由于进入预处理模块的数据实部与虚部是独立的，因此省去实虚分离处理功能。为了降低延时，将多通道资源重映射的部分功能直接在信号进入前进行的宽带FBMC资源映射中，即更改输出的子载波顺序。
将原两路序号为0～M/2-1和M/2～M-1，分别更改为
[iL+i2L+i…(C-1)L+i]
[iL+i2L+i…(C-1)L+i]+M/2
其中，L为M/(2C)，i为0～L-1。
这样就可以直接串并转换，并行输出C通道数据，完成多通道资源重映射功能。
采用一个乘法器和累加器，将每一路乘以系数然后存储在ROM中，实现多通道预处理功能，第c路具体实现函数为
Figure BDA0001478562960000061
其中，C为通道数，L为IFFT长度，K为重叠因子，M为符号长度；
IFFT模块，用于实现频时转换功能，其长度为L；
PPN模块，用于实现多载波滤波器组的滤波功能；
IFFT数据采用RAM存储，便于实现周期扩展，采用乘法实现滤波，滤波系数存储在ROM，降低实现复杂度。
多路合并模块，被配置为用于通过时域信号合并，输出多通道PPN数据；
并串转换模块，被配置为用于采用FPGA自带高速并串转换器，输出宽带OQAM_FBMC的调制信号；
宽带FBMC的资源映射数据进入预处理模块，实现包括OQAM、多通道在内的预处理功能，预处理后的数据进入IFFT模块实现频时转换功能，IFFT输出的数据进入PPN模块，实现多载波滤波器组的滤波功能，PPN输出的数据进入多路合并模块，实现时域信号叠加功能，多路合并输出的数据进入并串转换模块，实现高速率信号输出功能。
实施例2：
在上述实施例的基础上，本发明还提到一种低延时的宽带FBMC调制方法，采用实虚分离处理技术和多通道处理技术叠加实现OQAM_FBMC调制的方法，其步骤如图2所示，其流程如图3所示，其中多通道FBMC处理单元的流程如图4所示，包括以下步骤：
步骤1：根据系统参数、延时要求、硬件水平以及系统复杂度，确定多通道个数C，为2的整数次幂，一般为2、4、8，优选8；
所述步骤1中，设FBMC系统参数分别为：带宽B为500MHz，重叠因子K为4，滤波器类型为Nyquist滤波器，符号长度M为32768，子载波带宽约为19KHz，可用资源块R为26000，并在FPGA实现。采用OFDM调制信号输出频率为625MHz，由于重叠因子K为4，所以FBMC信号输出时钟频率F高达2.5GHz；IFFT的长度为32768，实现的延时是不可接受的。因此，采用原IFFT+PPN方法在FPGA实现是不现实的，所以提出多通道实现方法。多通道个数优选8，每个通道处理时钟为312.5MHz，可以在FPGA获得更好的稳定性，同时输出时可以采用FPGA自带高速并串转换器，实现与DAC的无缝连接。同时，延时也可降到采用312.5MHz时钟实现IFFT的延时的1/16。
步骤2：进行OQAM预处理。
为实现全速率传输，采用OQAM_FBMC的传输方式；
设定单位延时z为(1/F)秒，输入数据可表示为
Figure BDA0001478562960000071
只有采用OQAM-FBMC方式，才能达到全速率。OQAM-FBMC与QAM的映射对比，如图5所示。OQAM-FBMC方式具体是先进行OQAM预处理，再采用两路相同多通道处理实现的，其中一路相对于另一路延时半个符号周期。为了实现OQAM-FBMC传输方式，需要进行OQAM预处理，即利用输入数据的延时实现，半个符号周期的延时，其结果为
Figure BDA0001478562960000072
Figure BDA0001478562960000073
步骤3：进行多通道资源重映射，并行输出多通道数据。
多通道资源重映射是实现C通道数据的并行输出，第c通道的数据输出为
Figure BDA0001478562960000074
Figure BDA0001478562960000075
其中，0≤c≤C-1，L＝M/(2C)。C通道数据并行输出，其数据速率降为原速率的C分之一。
步骤4：进行多通道数据实虚分离，可降低一半IFFT的长度；
常用FBMC的传输方式之一为实虚部交叉映射方式，如图6所示；因此当实部和虚部分开以实数处理，等效的重叠因子为2K，其映射方式如图7所示，而输出数据速率不变，所以等效的符号长度为M/2，即为原符号长度的一半。实虚分离处理，首先完成实部和虚部分离，其输出为
Figure BDA0001478562960000081
Figure BDA0001478562960000082
Figure BDA0001478562960000083
Figure BDA0001478562960000084
其中，Barc，Baic，Bbrc，Bbic为实数。
步骤5：进行多通道预处理，使其满足并行IFFT的运算要求；
实虚分离处理后的IFFT原长度为M/2，且实部和虚部多通道预处理是一样的，多通道预处理是补偿M/2长度IFFT用C组L长度IFFT实现的预先处理，具体处理过程为
Figure BDA0001478562960000085
Figure BDA0001478562960000086
Figure BDA0001478562960000087
Figure BDA0001478562960000088
步骤6：进行IFFT运算；
IFFT运算长度为L，是原长度M的2C分之一。输出结果为
Figure BDA0001478562960000089
Figure BDA00014785629600000810
Figure BDA00014785629600000811
Figure BDA00014785629600000812
步骤7：分别生成实部和虚部的时域滤波系数，并对滤波系数分离处理，产生多通道滤波系数；
FBMC采用实虚部交替映射，实虚分离两个实数映射，区别在于映射位置有1个子载波的偏移，因此，时域滤波系数也不相同。根据实部和虚部不同分别生成时域滤波系数为
Figure BDA00014785629600000813
Figure BDA00014785629600000814
其中，hk为FBMC调制的原型滤波器系数，长度为2K-1。hk优选FBMC Nyquist滤波器，其频域响应如图8所示。同时，实部时域滤波系数与虚部滤波系数存在一个子载波的频偏，其时域幅度波形是一样的，如图9所示。
为了补偿实虚分离处理造成的虚部数据变为实数的影响，实部时域滤波系数与虚部滤波系数需要乘以虚部符号。滤波系数分离处理的第c通道的滤波系数为
Figure BDA0001478562960000091
Figure BDA0001478562960000092
步骤8：利用多通道滤波系数进行多通道PPN处理，完成滤波器组滤波功能；
每通道的滤波系数长度为KM/C，而进入PPN的IFFT长度为M/(2C)，数据是通过重复发送方式补齐。C通道PPN处理的输出为
Figure BDA0001478562960000093
Figure BDA0001478562960000094
Figure BDA0001478562960000095
Figure BDA0001478562960000096
实虚数据合并输出为
Pac＝Parc+Paic
Pbc＝Pbrc+Pbic
其中，Pac与Pbc的频谱没有本质的区别，如图10所示，只是在时域上延时半个符号周期，如图11所示。
步骤9：多通道数据进行并串转换，输出FBMC信号。
C通道数据进行并串转换，采用FPGA自带的高速SERDESE器件实现，FBMC单符号FBMC调制信号输出为
Figure BDA0001478562960000097
其中，Pac要比Pbc延时半个符号周期，其频域与时域波形如图12、13所示。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (1)

1.一种低延时的宽带FBMC调制方法，其特征在于：采用一种低延时的宽带FBMC调制装置，该装置包括预处理模块、IFFT模块、PPN模块、多路合并模块以及并串转换模块；
预处理模块，被配置为用于实现包括OQAM、多通道资源重映射、多通道数据实虚分离、多通道在内的预处理功能；
IFFT模块，被配置为用于实现频时转换功能；
PPN模块，被配置为用于实现多载波滤波器组的滤波功能；
多路合并模块，被配置为用于通过时域信号合并，输出多通道PPN数据；
并串转换模块，被配置为用于采用FPGA自带高速并串转换器，输出宽带OQAM_FBMC的调制信号；
宽带FBMC的资源映射数据进入预处理模块，实现包括OQAM、多通道在内的预处理功能，预处理后的数据进入IFFT模块实现频时转换功能，IFFT输出的数据进入PPN模块，实现多载波滤波器组的滤波功能，PPN输出的数据进入多路合并模块，实现时域信号叠加功能，多路合并输出的数据进入并串转换模块，实现高速率信号输出功能；包括以下步骤：
步骤1：根据FBMC系统参数、延时要求、硬件水平以及系统复杂度，确定多通道个数C，其为2的整数次幂；
步骤2：通过预处理模块进行OQAM预处理；
即利用输入数据的延时实现半个符号周期的延时；
输入数据为
Figure FDA0002737834420000011
其中，x为输入数据的复数集合，xn为输入数据的复数集合第n个元素；xr、xi为x的实部和虚部，xrn、xin为xn的实部和虚部，j为虚数单位，z为单位延时(1/F)秒，K为重叠因子，M为符号长度；
预处理结果为
Figure FDA0002737834420000012
Figure FDA0002737834420000013
其中，XaM/2、XbM/2分别为两路预处理结果；xn+M/2为输入数据的复数集合第n+M/2个元素；
步骤3：通过预处理模块进行多通道资源重映射，并行输出多通道数据；
步骤4：通过预处理模块进行多通道数据实虚分离；
实部和虚部分为两路，每路采用实数处理的方式，等效的重叠因子为2K，而输出数据速率不变，所以等效的符号长度为M/2，即为原符号长度的一半，则实部和虚部分离输出为
Figure FDA0002737834420000021
Figure FDA0002737834420000022
Figure FDA0002737834420000023
Figure FDA0002737834420000024
其中，Barc、Baic、Bbrc、Bbic为实数，是实虚分离后Bac、Bbc的实部和虚部；real()为取实部函数，imag()为取虚部函数；L为IFFT长度；
步骤5：通过预处理模块进行多通道预处理；
实虚分离处理后的IFFT原长度为M/2，采用C通道L长度IFFT处理实现时，需要多通道预处理先对实虚分离数据进行预先处理，用以补偿多通道处理带来的影响，具体处理过程为
Figure FDA0002737834420000025
Figure FDA0002737834420000026
Figure FDA0002737834420000027
Figure FDA0002737834420000028
其中，Darc、Daic、Dbrc、Dbic为多通道预处理后的结果；
步骤6：通过IFFT模块进行IFFT运算；
步骤7：生成实部和虚部的时域滤波系数，并对时域滤波系数分离处理，产生多通道滤波系数；
步骤8：通过PPN模块结合多通道滤波系数进行多通道PPN处理，完成滤波器组滤波功能；
步骤9：通过并串转换模块进行并串转换，具体是利用FPGA自带高速并串转换器进行并串转换，输出FBMC信号；
在步骤1中，FBMC系统参数分别为：带宽B为500MHz，重叠因子K为4，滤波器类型为Nyquist滤波器，符号长度M为32768，子载波带宽约为19KHz，可用资源块R为26000，输出频率为625MHz，多通道个数C选用8，每个通道处理时钟为312.5MHz；
在步骤3中，多通道资源重映射是实现C通道数据的并行输出，第c通道的数据输出为
Figure FDA0002737834420000029
Figure FDA00027378344200000210
其中，0≤c≤C-1，L＝M/(2C)，并行输出的C通道数据速率降为原速率的C分之一，Bac为实部分离后的数据，Bbc为虚部分离后的复数数据；
在步骤6中，输出结果为
Figure FDA0002737834420000031
Figure FDA0002737834420000032
Figure FDA0002737834420000033
Figure FDA0002737834420000034
在步骤7中，实部和虚部的时域滤波系数分别为
Figure FDA0002737834420000035
Figure FDA0002737834420000036
为补偿实虚分离处理造成的虚部数据变为实数的影响，将实部和虚部的时域滤波系数需乘以虚部符号，得到第c通道的滤波系数为
Figure FDA0002737834420000037
Figure FDA0002737834420000038
其中，hk为FBMC调制的原型滤波器系数，长度为2K-1，hki为hk的第i个元素；
在步骤8中，每通道的滤波系数长度为KM/C，而进入PPN的IFFT长度为M/(2C)，数据通过重复发送方式补齐，C通道PPN处理后的输出为
Figure FDA0002737834420000039
Figure FDA00027378344200000310
Figure FDA00027378344200000311
Figure FDA00027378344200000312
实虚数据合并输出为
Pac＝Parc+Paic
Pbc＝Pbrc+Pbic；
在步骤9中，C通道数据进行并串转换，采用FPGA自带的高速SERDESE器件实现，FBMC单符号FBMC调制信号输出为
Figure FDA00027378344200000313
其中，Pac要比Pbc延时半个符号周期。
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