CN108055064B - 从自适应波束合成算法到脉动数组架构的映射方法 - Google Patents

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Abstract

发明公开的一种从自适应波束合成算法到脉动数组架构的映射方法，利用本发明使用可以得到比QR‑LS更低的运算复杂度和较QR‑LMS更快的收敛速度。本发明通过下述技术方案予以实现：在多波束自适应波束形成器系统中，方向图形成网络接收空间射频信号，自适应信号处理器将计算方向图形成网络的加权系数与上述对应的空间射频信号相乘，在自适应信号处理器中构造一个通用QR阵列单元的数组脉动数组架构，在通用QR阵列单元上建造模块化的BC元件和IC元件；在每个时钟周期内，通用QR阵列单元的核心算法采用流水线化自适应滤波QR算法，利用FPGA芯片提供的IP核加法器、乘法器，计算出的旋转参数，将运算结果映射到脉动阵。

Description

从自适应波束合成算法到脉动数组架构的映射方法
技术领域
本发明涉及一种可以广泛应用于雷达、通信、导航等领域，数字波束形成器中采用的自适应波束合成算法结构映射技术的高效实现方式。
技术背景
自适应波束形成是一种滤波的形式，从天线阵列中接收输入信号，波束形成器的输出是天线阵列输入信号的一个线性加权结合，它由复杂的数字方程来表示，由于传入的数据有空间要素，因此可得到在幅度和相位中的最优值。自适应滤波器已在信号处理和控制，以及许多实际问题的解决当中得到了广泛的应用。自适应滤波器是利用前一时刻的结果自动的调节当前滤波器的系数，使滤波器适应未知信号和噪声的统计特性，以期达到最优的输出，自适应滤波器的作用对象一般为不确定的信息过程或系统。自适应滤波器的性能主要取决于滤波器所使用的算法的加权系数的更新。自适应算法的选择是关键，这会影响一个电路在尺寸、关键路径和功耗上的所有性能。用于自适应滤波器的递归算法有两种方法，即Wienner滤波器理论和最小二次方理论，这些算法选择的关键是算法的复杂度和性能。优化的选择归根结底是收敛速率、稳态误差、跟踪能力、数值稳定性和计算复杂度的权衡。不同的滤波算法适用于不同的场合，它们各有特点和优势。在研究自适应滤波器的过程中，最常用的自适应系统对那些基于最小均方(LMS)自适应算法及其基于LMS的算法的改进。由于LMS算法并不总是收敛在一个可接受的方式，所以有很多的尝试，以对其性能做适当改进：比如符号算法(SA)的几何平均LMS算法(GLMS)，变步长最小均方比LMS算法。变步长LMS算法和基本发明LMS算法具有相同的形式，但在适应过程中步长是变化的。在非平稳情况下，未知系统参数Wk最佳载体是随时间变化的。自适应滤波器的一个重要性能衡量标准是其均方差(MSD)的加权系数。加权系数周围分布随机变量Wi*(k)和bias(Wi(k,q))和方差σq，对于自适应滤波器，它被赋值，最好的加权系数是1，即在给定的时刻，向相应的维纳矢量值最接近。每一种基于LMS的算法都至少有一个参数在适应过程。LMS算法和符号算法，加强和GLMS平滑系数，各种参数对变步长LMS算法的影响中被预先定义。这些参数的影响关键在两个适应阶段：瞬态和稳态滤波器的输出。这些参数的选择主要是基于一种算法质量的权衡中所提到的适应性能。LMS算法及其变形在干扰信号为白噪声时经常被用于使全带滤波器具有相对低计算复杂性和足够的性能。然而，由于大量特征值展开和缓慢收敛，该全带LMS解决方案因具有彩色干扰信号而受到性能的显著降低的损害。此外，当增加LMS滤波器的长度时，LMS算法的收敛速度降低并且计算要求提高。这在应用中是有问题的，例如声学回声消除，其需要长自适应滤波器以模拟返回信道响应和延迟。这些问题在便携式应用中尤其重要，其中必须保持处理能力。
在现代控制理论的计算方法中，经常遇到矩阵运算，对于矩阵的运算是非常耗时的。在实际控制工程中处理的多是大型矩阵问题，而一般微机的处理速度有时在实时场合是不能满足要求的。为此，现有技术提出了Givens-Householder方法，Givens方法是计算实对称矩阵A的部分或全部特征值的方法.这个方法,首先用Givens变换或Householder变换将矩阵A化为一个三对角矩阵,然后计算三对角矩阵的特征值，Givens变换Givens平面旋转矩阵是一个直交矩阵。这个方法首先用Givens变换或Householder变换将矩阵A化为一个三对角矩阵,然后计算三对角矩阵的特征值，从正交PSWF脉冲组的特征向量加权入手，利用Givens旋转矩阵对所有子坐标平面进行θ角度的旋转，搜寻使脉冲组PAPR(Peak-to-Average Power Ratio,PAPR)值最小的旋转矩阵，最后利用该矩阵对原PSWF脉冲组进行Givens变换来降低PAPR的目标。但存在Givens旋转次数较多导致计算复杂度大的问题。
在自适应算法的设计中,收敛速度和稳态误差是两个重要的指标,然而在一般的自适应算法设计中,这两个指标往往不能同时达到最佳值,即收敛速度快、稳态误差大,而收敛速度慢、稳态误差小。LMS算法应用准则是均方误差函数(MSE)最小化原则，为了最小化误差函数，这个误差函数是理想性能和实际性能之间的差。
近些年自适应滤波改进算法的研究层出不穷，主要是针对LMS算法以及RLS的改进算法，以及其他一些应用于特定场合的新型算法。这些新的算法的各有不同的优点，但目标却基本发明一致，就是探求快的处理速度、算法的尽量简化，同时尽量控制输出的稳调失调效应。随着技术的发展，RLS在实时应用中的使用变得可行，一系列数值上稳定且强大的RLS算法已经由一系列QR分解方法得到了改进，并且特别是RLS算法问题通过使用Givens旋转的QR分解得以解决。RLS算法是对输入信号自相关矩阵R(n)的逆进行递推估计更新，收敛速度快，该算法的收敛性能主要取决于自相关矩阵RLS的特征值分布，而与输入信号的相关特性没有直接关系。算法的不足之处是，RLS算法的主要缺点是它的计算复杂度，由于运算较为复杂，对存储设备要求较高，因此在实际应用中不易实现。其中，STAR_RLS算法不能够进行流水线处理，从而限制了在高速实时信号处理方面的应用；而CORDIC-BASEDRLS需要较大的ROM/RAM资源，消耗较大的芯片资源面积。LMS算法的收敛速度很慢，RLS算法的收敛速度快于LMS算法，大约迭代20多次就收敛了，而LMS算法则要迭代100次才能收敛。RLS算法的较快的收敛速度是以计算复杂性的增加而取得的。
多波束自适应波束形成系统的核心在于自适应算法的高性能电路实现，一个关键方面就是确保在硅硬件上算法的有效映射，这涉及一个硬件架构的映射结构优化问题。现有技术为了满足自适应波束形成技术对实时性的要求,通过对QR分解采样矩阵求逆算法、混合型QR分解采样矩阵求逆算法和逆正交三角分解QR分解采样矩阵求逆SM算法，将脉动阵应用于波束形成算法中,利用脉动阵,对输入数据矩阵进行QR分解,得到旋转因子,实时获取自适应权向量,实现自适应权向量的实时更新。但是它涉及了大维数矩阵的求逆运算,运算量相当大,而且随着雷达工作带宽的增大,采样率已达到5MHz以上,即使采用Cholesky矩阵分解方法降低运算复杂度,当天线数M取10到20时其计算总量仍会达到几Gflops；若采用运算量更大的STAP在多普勒频域和波达方向上进行联合处理时,计算量将达到10Gflops以上,权值在线估计遭遇挑战。至今仍然没有突破脉动阵算法在实现上所遇到的障碍,即结构缺乏通用性和可重构性导致这种专用设计费用太高。
发明内容
本发明的目的是针对现有技术存在的不足之处，提供一种实现容易，能够减小系统开销，从自适应波束合成算法到脉动数组架构的映射方法，使用该方法可以得到比QR-LS更低的运算复杂度和较QR-LMS更快的收敛速度。
本发明的上述目的可以通过以下措施来达到，一种从自适应波束合成算法到脉动数组架构的映射方法，其特征在于包括如下步骤：在多波束自适应波束形成器系统中，天线阵列单元1、天线阵列单元2…天线阵列单元N组成阵列数组架构式方向图形成网络，方向图形成网络接收空间射频信号X1(n)、X2(n)、…X1N(n)，自适应信号处理器将计算方向图形成网络的加权系数W1、W2、…WN与上述对应的空间射频信号相乘，在自适应信号处理器中构造一个通用QR阵列单元的数组脉动数组阵列架构，在通用QR阵列单元上建造模块化的BC元件和IC元件；在每个时钟周期内，通用QR阵列单元采用自适应滤波QR算法，利用现场可编程门阵列FPGA芯片提供的IP核加法器、乘法器，以并行流水线方式执行数据计算，IC元件从脉动数组阵列的左边接收BC元件计算出的旋转参数，从脉动数组阵列顶部对数据作行旋转运算，然后把运算结果传到右边和下边的BC元件，计算出BC元件中的Givens旋转参数，对新到来的数据进行重复不断的更新，直到得到最后阵输出映射结果y(n)，将运算结果映射到脉动阵。
本发明相对于现有技术具有以下的有益效果：
实现容易。本发明采用构造一个基于核心算法模块的通用QR阵列单元，包括BC和IC元件，在此模块上建造功能性单元。加法器、乘法器等都采用了IP(IntellectualProperty)核生成工具产生，减少开发时间，并对设计的性能、质量带来较大的提升；通用QR阵列单元结构映射具有局部互连、规则性以及控制波束形成电路简单等特性，在阵列数组架构中独立的自适应信号处理器运算都是并行形式，同时，自适应信号处理器中采用流水线化，通过对脉动数组阵列架构基本模块化解决方法的精炼来满足性能标准，会减少通用QR阵列单元电路面积，因此实现比较容易。
减小了系统开销。本发明依靠流水线来减少关键路径，可以达到理想的时钟速率，提升性能。硬件资源上通过流水线技术，输入数据随着时钟节拍流动，不需要耗费ROM/RAM资源，只需要BC和IC元件消耗乘法器和加法器资源，减小系统开销。处理能力来自于自适应信号处理器的并行使用，而不是一些非常强劲的单元连续使用，来达到更大的吞吐量。处理器模块简单单元化、通用化、可参数化，减小系统复杂度，降低设备开销。易于映射到脉动阵进行并行快速实时处理。
得到比QR-LS更低的运算复杂度和较QR-LMS更快的收敛速度。本发明采用通用QR功能性单元的脉动数组架构，维持一个有效率的架构同时维持BC和IC运算。在这个架构中独立的运算都是并行形式，流水线在处理器模块中得到应用，确保在硅硬件上算法的有效映射来实现高性能电路。保证局部互连的处理器是有规律的排列起来，减小互连长度对控制电路性能的影响。利用λ1/2|r(n-1)|和|x(n)|的信号关系，构造一个近似的Givens旋转矩阵，消除平方根运算同时能够得到小粒度流水线化，不仅加快了算法收敛的速度，而且极大地消除了由于输入信号与误差信号之间所存在的相关性对于滤波器稳态失调的影响。仿真结果表明，本发明改进算法在达到快速收敛的同时，也获得了较好的稳态失调特性，而且对噪声有很好的抗干扰能力，相较于传统的变步长LMS算法及一些改进算法，拥有更加优异的性能。加快了算法收敛的速度，而且极大地消除了由于输入信号与误差信号之间所存在的相关性对于滤波器稳态失调的影响。
附图说明
下面结合附图和实施实例对本发明进一步说明。
图1是多波束自适应波束形成器系统构造示意图。
图2是脉动数组架构的映射流程图。
图3是通用QR阵列单元中BC元件的电路原理示意图。
图4是通用QR阵列单元中IC元件的电路原理示意图。
下面结合附图和实施例对进一步说明。
具体实施方式
参阅图1。根据本发明，在多波束自适应波束形成器系统中，天线阵列单元1、天线阵列单元2…天线阵列单元N组成阵列数组架构式方向图形成网络，方向图形成网络接收空间射频信号X1(n)、X2(n)、…X1N(n)，自适应信号处理器将计算方向图形成网络的加权系数W1、W2、…WN与上述对应的空间射频信号相乘，在自适应信号处理器中构造一个通用QR阵列单元的数组脉动数组阵列架构，在通用QR阵列单元上建造模块化的BC单元计算模块和IC元件；在每个时钟周期内，通用QR阵列单元核心算法模块采用自适应滤波QR算法，利用现场可编程门阵列FPGA芯片提供的IP核加法器、乘法器，以并行流水线方式执行数据计算，IC元件从左边接收Givens旋转参数，计算出的旋转参数从脉动数组阵列顶部对数据作行旋转运算，然后把运算结果传到右边的IC元件和下面的BC元件，计算出BC元件中的Givens旋转参数，对新到来的数据进行重复不断的更新，直到得到最后阵输出映射结果y(n)，将运算结果映射到脉动阵。
参阅图2。通用QR阵列单元核心算法模块引入赋予最新输入数据的权重系数遗忘因子λ和输入数据相关矩阵|r(n-1)|，构成阵列数组架构λ1/2|r(n-1)|，利用阵列数组架构λ1/2|r(n-1)|和空间射频信号|x(n)|的信号关系，构造一个近似的Givens旋转矩阵；数组脉动数组阵列架构的阵列由具有规则结构的处理单元阵列构成，该处理单元阵列的数据流，在通用QR阵列单元的时钟控制下，非常有节奏地有序流过它的方向图形成网络，将N×N个处理器映射为并行结构的Systolic阵列。Systolic阵列是一种典型的并行结构:这种方法通过减少处理元之间的通讯使计算加速。事实上,一个Systolic阵列是处理元的一条n维“装配线”,在这里,每个处理元执行一个大工作的一小部分工作。这个阵列的每一个处理元只与它最近的处理元保持通讯。Systolic阵列包含了IC元件和BC元件，新到来的输入数据从Systolic阵列的顶部进来，向下不停地在通用QR阵列单元时钟控制下传播，Givens旋转参数在BC元件中计算出来，从Systolic阵列左边向右边传播，BC元件从左边接收Givens旋转参数，从Systolic阵列顶部对输入数据作并行旋转运算，然后把结果传到左边和下面的BC元件，在时钟的控制下有序的进行更新过程，并在每个新数据到来时重复不断的进行更新，直到得到最后输出映射结果。
自适应信号处理器包括接收空间射频信号X1(n)、X2(n)、…X1N(n)的信号处理器模块和向计算方向图形成网络阵列数组架构加权系数W1、W2、…WN的自适应算法控制器。Systolic阵列顶部进来的射频信号X1(n)、X2(n)、…X1N(n)通过传感器阵，从Systolic阵列左边向右边传播每个新到来的输入数据，在信号处理器模块时钟控制下向下有序的传播；信号处理器模块采用流水线化，通过对脉动数组阵列架构减少通用QR阵列单元模块电路面积，自适应算法控制器对阵列数组架构加权系数W1、W2、…WN进行并行快速实时处理，将运算结果映射到脉动阵。
参阅图2。通用QR阵列单元核心算法模块结构采用BC元件和IC元件，IC元件模块是旋转处理器，以并行方式对输入信号X(n)、X(n-1)、…X(n-2)、d(n)执行运算任务，在每个时钟周期内计算旋转矩阵的旋转元素s1(n)和旋转参数c(n)。BC元件计算旋转角度，将旋转矩阵给定输入数据的旋转元素s(n)和旋转参数c(n)数值传递给IC元件；IC元件对应上述旋转元素s(n)和旋转参数c(n)数值，将计算数值s1(n-1)、、c1(n-1)传递给右边的IC元件，同时计算数值b(n)传递给下一个BC元件。
通用QR阵列单元核心算法模块依据赋予最新输入数据的权重系数遗忘因子λ、QR分解输入信号|x(n)|和相关矩阵|r(n-1)|之间的信号关系，求解旋转元素s1(n)、s2(n)和旋转参数c1(n)、c2(n)，构造一个近似Givens旋转矩阵，Givens变换将方阵A分解为A＝QR，其中Q为正交矩阵，R为上三角阵。通用QR阵列单元依据系统时钟速率要求，Givens旋转矩阵匹配第一流水线级参数D1和第二匹配流水线级参数D2，对脉动数组阵列架构形成的Givens旋转矩阵GR(n)进行小粒度流水线化处理。Givens旋转矩阵被流水线化后，允许输入数据相关矩阵R的值被反馈到下一次迭代的通用QR阵列单元中，持续进行更新。在适应波束合成算法计算过程中，为了和时序关系匹配，自适应处理器对QR单元核心算法模块的Givens旋转矩阵GR(n)进行小粒度流水线化处理，在满足D2＝D1关系下，经过D1阶的前向延迟后，用回归方程
Figure GDA0003054983510000061
b(n)＝-s2(n-D1)λ1/2r(n-D1)+c2(n-D1)x(n-D1)
可得到脉动数组阵列架构通用QR阵列单元核心算法模块中BC元件和IC元件数据传输交互流程的最优化计算，Systolic阵列实现自适应滤波QR算法在硅硬件上的高效映射。式中n表示第n拍数据输入，x(n)表示第n拍输入数据，r(n)表示输入数据相关矩阵，b(n)表示经过IC单元计算后的输出数据，s1(n)、s2(n)和c1(n)、c2(n)分别表示Givens旋转矩阵旋转元素和旋转参数，D1和D2表示时延值，i表示输入数据个数。
在一个通用QR阵列单元核心算法模块在硬件结构映射时，通用QR阵列单元核心算法模块将BC元件、IC元件构造成可调用的上层算法模块，在上层算法模块中使用数学运算功能的乘法器和加法器IP核,其中乘法器设置为并行结构的硬件乘法器。通用QR阵列单元将前述回归方程分解成单元内部电路结构对应的多路选择器、移位电路、时延单元、加法器和乘法器，实现BC元件、IC元件在硅硬件上的有效映射。在自适应处理器通用QR阵列单元核心算法模块主时钟节拍作用下，BC元件计算GIVENS旋转矩阵对应旋转角度s(n-1)、c(n-1)，传输给右边IC元件，同时完成IC元件输出数值b(n)计算，传递给下一个BC元件。
参阅图3。图3展示了通用QR阵列单元中BC元件的硬件互联性，→箭头描述输入输出数据之间的依赖关键及计算全流程。BC单元包括与右移寄存器
Figure GDA0003054983510000071
相连的多路选择器、与乘法器
Figure GDA0003054983510000072
相连的移位电路、与加法器
Figure GDA00030549835100000716
相连的时延单元、并联有乘法器
Figure GDA0003054983510000073
的3个数据旋转器MUX，带有算法的时延z-i的2个数据旋转器MUX、4个顺次串联的加法器
Figure GDA0003054983510000074
除法器和7个乘法器
Figure GDA0003054983510000075
其中，第一数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000717
并联第一加法器
Figure GDA0003054983510000076
第二数据旋转器MUX通过它的乘法器
Figure GDA0003054983510000077
并联第三加法器
Figure GDA0003054983510000078
第三数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000718
并联第四加法器
Figure GDA0003054983510000079
第二加法器
Figure GDA00030549835100000719
并联线通过第二数据旋转器MUX及其乘法器
Figure GDA00030549835100000710
第三数据旋转器MUX及其乘法器
Figure GDA00030549835100000720
并联于第四加法器
Figure GDA00030549835100000721
的尾端，并与一个乘法器
Figure GDA00030549835100000722
相连组成移位电路；第一数据旋转器MUX并联线通过第二数据旋转器MUX、第三数据旋转器MUX并联线并联接第四数据旋转器MUX。第四数据旋转器MUX通过输入端并联线并联接第五数据旋转器MUX第四加法器
Figure GDA00030549835100000723
尾端相连的乘法器
Figure GDA00030549835100000724
将取符号运算sign(·)送入第四数据旋转器MUX；第一数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000725
及其并联乘法器
Figure GDA00030549835100000711
经数据分路上并联的两路并联乘法器
Figure GDA00030549835100000726
传输数据，其中一路并联乘法器
Figure GDA00030549835100000712
将数据存储在右移寄存器
Figure GDA00030549835100000713
中，通过右移寄存器
Figure GDA00030549835100000714
送入第四数据旋转器MUX中，输出算法时延z-i，i拍数据延迟；另一路并联乘法器
Figure GDA00030549835100000727
将传输数据送入第四数据旋转器MUX中输出。
参阅图4。图4展示了通用QR阵列单元中IC元件的硬件互联性，→箭头描述输入输出数据之间的依赖关键及计算全流程。IC元件包括与左移寄存器
Figure GDA00030549835100000715
相连的多路选择器、与乘法器
Figure GDA00030549835100000728
相连的移位电路、与加法器
Figure GDA00030549835100000729
相连的时延单元、并联有乘法器
Figure GDA00030549835100000730
的3个数据旋转器MUX和带有加法器
Figure GDA00030549835100000731
串联乘法器
Figure GDA00030549835100000732
的数据旋转器MUX、5个加法器
Figure GDA00030549835100000733
7个乘法器
Figure GDA00030549835100000734
其中，第一数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000735
并联第一加法器
Figure GDA00030549835100000736
第二数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000739
并联第三加法器
Figure GDA00030549835100000737
第三数据旋转器MUX通过它的乘法器
Figure GDA00030549835100000740
并联第四加法器
Figure GDA00030549835100000741
第二加法器
Figure GDA00030549835100000742
并联线通过第二数据旋转器MUX及其乘法器
Figure GDA00030549835100000738
第三数据旋转器MUX及其乘法器
Figure GDA00030549835100000743
并联于第四加法器
Figure GDA00030549835100000744
的尾端，并与一个乘法器
Figure GDA00030549835100000745
相连组成移位电路；第一数据旋转器MUX并联线通过第二数据旋转器MUX、第三数据旋转器MUX并联线并联接第四数据旋转器MUX。第四数据旋转器MUX输出端通过第五加法器
Figure GDA0003054983510000083
串联第七乘法器
Figure GDA00030549835100000819
通过输入端顺次串联左移寄存器
Figure GDA0003054983510000081
第六乘法器
Figure GDA0003054983510000084
第七乘法器
Figure GDA0003054983510000082
第七乘法器
Figure GDA0003054983510000085
通过并联线与第一数据旋转器MUX相连的第一乘法器
Figure GDA00030549835100000813
并联，第一乘法器串联第一加法器
Figure GDA0003054983510000086
第一加法器
Figure GDA0003054983510000087
顺次串联第二加法器
Figure GDA00030549835100000814
第三加法器
Figure GDA00030549835100000812
和第四加法器
Figure GDA00030549835100000811
第四加法器
Figure GDA0003054983510000089
串联第四乘法器
Figure GDA0003054983510000088
第四乘法器
Figure GDA00030549835100000816
串联第五乘法器
Figure GDA00030549835100000815
的输入端；第四加法器
Figure GDA00030549835100000810
尾端并联线通过第三数据旋转器MUX的乘法器
Figure GDA00030549835100000817
和第二数据旋转器MUX的乘法器输入端并联于第二加法器
Figure GDA00030549835100000818
组成移位电路。
以上对本发明实施例进行了详细介绍，本文中应用了具体实施方式对本发明进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及设备；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种从自适应波束合成算法到脉动数组架构的映射方法，其特征在于包括如下步骤：在多波束自适应波束形成器系统中，天线阵列单元1、天线阵列单元2…天线阵列单元N组成阵列数组架构式方向图形成网络，方向图形成网络接收空间射频输入信号X1(n)、X2(n)、…X1N(n)，自适应信号处理器将计算方向图形成网络的加权系数W1、W2、…WN与上述空间射频输入 信号相乘，在自适应信号处理器中构造一个通用QR阵列单元的数组脉动数组阵列架构，在通用QR阵列单元上建造模块化的BC元件和IC元件；在每个时钟周期内，通用QR阵列单元的核心算法模块采用流水线化自适应滤波QR算法，利用现场可编程门阵列FPGA芯片提供的IP核加法器、乘法器，以并行流水线方式执行数据计算，BC元件计算旋转角度，将旋转矩阵给定输入数据的旋转元素s(n)和旋转参数 c(n)数值传递给IC元件；IC元件从脉动数组阵列的左边接收BC元件计算出的旋转参数，从脉动数组阵列顶部对数据作并行旋转运算，并对应Givens旋转矩阵旋转元素s(n)和旋转参数 c(n)数值，将计算Givens旋转矩阵旋转元素数值s(n-1)、旋转参数数值 c(n-1)传递给右边的IC元件，同时计算数值b(n)传递给下一个BC元件，然后把运算结果传到右边的IC元件和下面的BC元件，计算出BC元件中的Givens旋转参数，对新到来的数据进行重复不断的更新，直到得到最后阵输出映射结果y(n)，将运算结果映射到脉动阵。
2.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：通用QR阵列单元引入赋予最新输入数据的权重系数遗忘因子λ和输入数据相关矩阵|r(n-1)|，构成阵列数组架构λ1/2|r(n-1)|，利用阵列数组架构λ1/2|r(n-1)|和输入 信号|x(n)|的信号关系，构造一个近似的Givens旋转矩阵
Figure FDA0003088844840000011
其中，旋转矩阵旋转元素s1(n)＝sign(x(n))、旋转参数
Figure FDA0003088844840000012
和旋转元素
Figure FDA0003088844840000013
旋转参数c2(n)＝2c1(n)。
3.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：数组脉动数组阵列架构的阵列由具有规则结构的处理单元阵列构成，该处理单元阵列的数据流，在通用QR阵列单元的时钟控制下，有序流过它的方向图形成网络，将N×N个处理器映射为并行结构的Systolic阵列。
4.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：Systolic阵列包含了IC元件和BC元件的通用QR阵列单元；新到来的输入数据从Systolic阵列的顶部进来，向下不停地在通用QR阵列单元时钟控制下传播，Givens旋转参数在BC元件中计算出来，从Systolic阵列左边向右边传播，BC元件从左边接收Givens旋转参数，从Systolic阵列顶部对输入数据作并行旋转运算，然后把结果传到右边的 IC 元件和下边的BC元件，在时钟的控制下有序的进行更新过程，并在每个新数据到来时重复不断的进行更新，直到得到最后输出映射结果。
5.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：自适应信号处理器包括接收空间射频输入信号X1(n)、X2(n)、…X1N(n)的信号处理器模块和向计算方向图形成网络阵列数组架构方向图形成网络的加权系数W1、W2、…WN的自适应算法控制器，N、n为自然数。
6.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：Systolic阵列顶部进来的空间射频输入 信号X1(n)、X2(n)、…X1N(n)通过传感器阵，从Systolic阵列左边向右边传播每个新到来的输入数据，在信号处理器模块时钟控制下向下有序的传播；信号处理器模块采用流水线化，通过对脉动数组阵列架构减少通用QR阵列单元电路面积，自适应算法控制器对阵列数组架构方向图形成网络的加权系数W1、W2、…WN进行并行快速实时处理，将运算结果映射到脉动阵。
7.如权利要求1所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：通用QR阵列单元结构采用BC元件和IC元件，IC元件是旋转处理器，以并行方式对输入信号X(n)、X(n-1)、…X(n-2)、d(n)执行运算任务，在每个时钟周期内计算Givens旋转矩阵旋转元素s1(n)、s2(n)、旋转参数c1(n)、c2(n)。
8.如权利要求2所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：通用QR阵列单元依据赋予最新输入数据的权重系数遗忘因子λ、QR分解输入信号|x(n)|和相关矩阵|r(n-1)|之间的信号关系，求解输入数据矩阵X(n)＝[X1(n)、X2(n)、…X1N(n)]的QR分解的旋转元素s1(n)、s2(n)和旋转参数c1(n)、c2(n)，构造一个近似Givens旋转矩阵，Givens变换将方阵A分解为A＝QR，其中Q为正交矩阵，R为上三角阵。
9.如权利要求8所述的从自适应波束合成算法到脉动数组架构的映射方法，其特征在于：通用QR阵列单元依据系统时钟速率要求，Givens旋转矩阵第一匹配流水线级参数D1和第二匹配流水线级参数D2，对脉动数组阵列架构形成的Givens旋转矩阵GR(n)进行小粒度流水线化处理；Givens旋转矩阵被流水线化后，允许输入数据相关矩阵R的值被反馈到下一次迭代的QR单元中，持续进行更新；在适应波束合成算法计算过程中，为了和时序关系匹配，自适应处理器对通用QR阵列单元的Givens旋转矩阵GR(n)进行小粒度流水线化处理，在满足D2＝D1关系下，经过D1阶的前向延迟后，用回归方程
Figure FDA0003088844840000031
经过IC单元计算后的输出数据b(n)＝-s2(n-D1)λ1/2r(n-D1)+c2(n-D1)x(n-D1)得到脉动数组阵列架构通用QR阵列单元中BC元件和IC元件数据传输交互流程的最优化计算，Systolic阵列实现自适应滤波QR算法在硬件上的高效映射，式中n表示第n拍数据输入，x(n)表示第n拍输入数据，r(n)表示输入数据相关矩阵，s1(n)、s2(n)为Givens旋转矩阵旋转元素，c1(n)、c2(n)为Givens旋转矩阵的旋转参数，D1和D2表示时延值，i表示输入数据个数。
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