CN108040252B - 提升寄生光灵敏度的方法 - Google Patents

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Abstract

本发明公开了一种提升寄生光灵敏度的方法，用于提升电压域8T全局快门像素结构的寄生光灵敏度，包括步骤：提供电压域8T全局快门像素结构，包括依次相连的感光二极管、相关双采样读取电路、相关双采样保持电路及相关双采样输出电路，相关双采样保持电路包括第一MOS管开关、第二MOS管开关、第一电容及第二电容；通过调整相关双采样保持电路中的MOS管开关的结构，对第一电容的漏电流Isigleak或第二电容的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。本发明通过调整MOS管开关的沟道/有源区的物理形状或尺寸，或通过离子注入手段调整MOS管开关的沟道/有源区的物理电学性质，来补偿调节存储电容的漏电流，能有效消除电容漏电对相关双采样输出电压的影响，提升寄生光灵敏度。

Description

提升寄生光灵敏度的方法
技术领域
本发明涉及图像处理技术领域，尤其是涉及一种提升寄生光灵敏度的方法。
背景技术
图像传感器，是组成数字摄像头的重要组成部分。根据元件的不同，可分为CCD(Charge Coupled Device，电荷耦合元件)和CMOS(Complementary Metal-OxideSemiconductor，金属氧化物半导体元件)两大类。
CMOS技术是世界上许多图像传感器半导体研发企业试图用来替代CCD的技术。经过多年的努力，作为图像传感器，CMOS已经克服早期的许多缺点，发展到了在图像品质方面可以与CCD技术较量的水平。根据曝光方式的区别，CMOS图像传感器可分为卷帘快门式CMOS图像传感器和全局快门式CMOS图像传感器。
传统的卷帘快门式CMOS图像传感器(广泛应用于手机中)，因为其读取是逐行式的，所以其会对高速运动的物体产生布丁效应，使得图像发生扭曲，因此，在工业相机和机器视觉的应用中都会要求全局快门。
而电压域8T全局快门像素是全局快门式CMOS图像传感器中最有效的像素结构之一，其像素结构如图1所示：依次将像素中信号读取到存储单元Csig和Crst中并进行相关双采样(CDS)操作可以有效的降低电路的读出噪声。但是由于电路各个节点都会存在漏电现象，因此可能会导致寄生光灵敏度(Parasitic Light Sensitivity，PLS)的下降，这是电压域8T全局快门像素的最大缺点。
因此，找到一种提升电压域8T全局快门像素结构的寄生光灵敏度的方法是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种消除电压域8T全局快门像素结构中电容漏电对相关双采样输出电压影响的方法，以提升电压域8T全局快门像素结构的寄生光灵敏度。
为了达到上述目的，本发明提供了一种提升寄生光灵敏度的方法，用于提升电压域8T全局快门像素结构的寄生光灵敏度，所述方法包括步骤：
提供电压域8T全局快门像素结构，所述电压域8T全局快门像素结构包括相关双采样保持电路，所述相关双采样保持电路包括第一MOS管开关、第二MOS管开关、第一电容及第二电容，所述第一MOS管开关与所述第二MOS管开关串联，所述第一电容一端接地、另一端通过第一有源区与所述第一MOS管开关及所述第二MOS管开关相连，所述第二电容一端接地、另一端通过第二有源区与所述第二MOS管开关相连；以及
调整所述相关双采样保持电路中与所述第一电容相连的MOS管开关的结构对所述第一电容的漏电流进行补偿调节，或调整所述相关双采样保持电路中与所述第二电容相连的MOS管开关的结构对所述第二电容的漏电流进行补偿调节，使得两个电容的漏电流满足公式Csig*Irstleak＝Crst*Isigleak，式中，Csig表示所述第一电容的电容值，Crst表示所述第二电容的电容值，Isigleak表示所述第一电容的漏电流，Irstleak表示所述第二电容的漏电流。
可选的，所述电压域8T全局快门像素结构还包括感光二极管、相关双采样读取电路及相关双采样输出电路，所述感光二极管、相关双采样读取电路、相关双采样保持电路及相关双采样输出电路依次相连。
可选的，对所述第一MOS管开关的沟道与所述第二MOS管开关的沟道进行匹配，使得Csig*Irstleak＝Crst*Isigleak。
可选的，所述对所述第一MOS管开关的沟道与所述第二MOS管开关的沟道进行匹配，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
选定所述测试结构的第一有源区与第二有源区；
测定所述测试结构的开关单元中沟道与漏电流的关系；
根据所述沟道与漏电流的关系调节所述第一MOS管开关的沟道结构，对所述第一电容的漏电流进行补偿调节，或调节所述第二MOS管开关的沟道结构，对所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
可选的，在所述第一MOS管开关或所述第二MOS管开关中，通过调整沟道形状、沟道长度及沟道宽度中的至少一个来调节漏电流。
可选的，对所述第一有源区与所述第二有源区进行匹配，使得Csig*Irstleak＝Crst*Isigleak。
可选的，所述对所述第一有源区与所述第二有源区进行匹配，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
测定所述测试结构中有源区与漏电流的关系；
根据所述有源区与漏电流的关系调节所述第一有源区，对所述第一电容的漏电流进行补偿调节，或调节所述第二有源区，对所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
可选的，在调节所述第一有源区或第二有源区时，通过调整有源区形状及有源区面积中的至少一个来调节漏电流。
可选的，对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元或第二有源区进行离子注入，使得Csig*Irstleak＝Crst*Isigleak。
可选的，所述对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元或第二有源区进行离子注入，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
测定所述测试结构中开关单元的离子注入或有源区的离子注入与漏电流的关系；
根据所述开关单元的离子注入或有源区的离子注入与漏电流的关系对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元及第二有源区中的至少一个进行离子注入，对所述第一电容的漏电流或所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
可选的，通过调节离子注入元素的能量或剂量对所述第一电容的漏电流或所述第二电容的漏电流进行补偿调节。
可选的，所述离子注入元素包括硼、砷、磷及铟。
与现有技术相比，本发明通过调整电压域8T全局快门像素结构的相关双采样保持电路中与第一电容相连的MOS管开关结构，对第一电容的漏电流进行补偿调节，或调整与第二电容相连的MOS管开关结构，对第二电容的漏电流进行补偿调节，使得两个电容的漏电流满足公式Csig*Irstleak＝Crst*Isigleak，消除了电容漏电对相关双采样输出电压值的影响，有效地提升了寄生光灵敏度。
附图说明
图1为电压域8T全局快门像素的电路结构示意图；
图2为本发明的提升电压域8T全局快门电容寄生光灵敏度方法的步骤示意图；
图3为电压域8T全局快门像素中相关双采样保持电路的结构示意图；
图中，1-相关双采样信号读取电路，2-相关双采样信号保持电路，3-相关双采样信号输出电路。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，电压域8T全局快门像素是全局快门CMOS图像传感器中最有效的像素结构之一，电压域8T全局快门像素结构包括感光二极管R以及与感光二极管R相连的相关双采样电路。
具体的，参见图1，所述相关双采样电路包括依次相连的相关双采样信号读取电路1、相关双采样信号保持电路2以及相关双采样信号输出电路3，相关双采样信号读取电路1与感光二极管R相连，相关双采样信号保持电路2包括第一MOS管开关S1、第二MOS管开关S2、第一电容Csig及第二电容Crst，第一MOS管开关S1与第二MOS管开关S2串联接在相关双采样信号读取电路1与相关双采样信号输出电路3之间，第一电容Csig一端接地、另一端连接第一MOS管开关S1与第二MOS管开关S2，第二电容Crst一端接地、另一端连接第二MOS管开关S2与相关双采样信号输出电路3。
其中，包括感光二极管R用于将接收的光信号转换为电信号；相关双采样信号读取电路1用于先后读取一复位信号及经感光二极管R光电转换后的电信号；相关双采样信号保持电路2用于保存复位信号和电信号；相关双采样信号输出电路3对保存的复位信号和电信号进行相关双采样输出，依次将存储单元第一电容C1及第二电容C2中的存储信号进行相关双采样操作，从而能消除复位噪声的干扰，抑制低频噪声，改善信噪比，提高信号检测精度。
发明人研究发现，如图1所示的电压域8T全局快门像素结构中，最终，第一电容C1中存储的电压V1与第二电容C2中存储的电压V2分别为：
进行相关双采样后的输出电压为：
其中，漏电造成的噪声为：
式中，Csig表示第一电容C1的电容值，Crst表示第二电容C2的电容值，Isigleak分别表示第一电容C1的漏电流，Irstleak表示第二电容C2的漏电流，Vsig表示光电二极管R的电信号电压，Vrst表示复位信号电压，T表示相关双采样的采样时间。可以看到，当Csig*Irstleak＝Crst*Isigleak时，由第一电容C1的漏电或第二电容C2的漏电所引起的噪声为0，此时的相关双采样输出电压不再受电容漏电影响，寄生光灵敏度的得以提升。
基于此，参考图2，并结合图1，本发明提出一种提升电压域8T全局快门像素结构寄生光灵敏度的方法，包括步骤：
S1、提供电压域8T全局快门像素结构，所述电压域8T全局快门像素结构包括依次相连的感光二极管R、相关双采样读取电路1、相关双采样保持电路2及相关双采样输出电路3，相关双采样保持电路2包括第一MOS管开关S1、第二MOS管开关S2、第一电容C1及第二电容C2；以及
S2、调整相关双采样保持电路2中与第一电容C1/第二电容C2相连的MOS管开关结构，对第一电容C1的漏电流/第二电容C2的漏电流进行补偿调节，使得两个电容的漏电流满足公式Csig*Irstleak＝Crst*Isigleak，消除电容漏电对相关双采样输出电压的影响，提升寄生光灵敏度。
本发明提出的方法通过调整相关双采样信号保持电路2中与第一电容C1相连的MOS管开关的结构，对第一电容C1的漏电流进行补偿调节，或调整与第二电容C2相连的MOS管开关的结构，对第二电容C2的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak，以消除第一电容C1或第二电容C2的漏电对相关双采样所得输出电压值Voutput的影响，从而提升了电压域8T全局快门像素结构的寄生光灵敏度。
其中，第一电容C1/第二电容C2节点的漏电主要来自于与其相连的有源区的PN结漏电、表面漏电及MOS管开关的沟道漏电，而这种漏电与有源区的面积、宽度及离子注入相关。因此，对相关双采样信号保持电路2中与第一电容C1/第二电容C2相连的MOS管开关结构的调整，可以分为以下三类：
(1)、对MOS管开关的开关单元(沟道)进行调整匹配；
(2)、对MOS管开关中与第一电容C1/第二电容C2相连的有源区进行调整匹配；
(3)、对MOS管开关中的开关单元(沟道)或与第一电容C1/第二电容C2相连的有源区进行离子注入。
具体的，相关MOS管开关结构的调整措施参见下述三个实施例。
实施例一
如图3所示，第一电容C1的一端通过第一有源区A与第一MOS管开关S1/第二MOS管开关S2中的开关单元相连，第二电容C2的一端通过第二有源区B与第二MOS管开关S2中的开关单元相连。
其中，如图3所示，第一有源区A包括第一MOS管开关S1的部分有源区和第二MOS管开关S2的部分有源区；第二有源区B为第二MOS管开关S2的部分有源区。
在MOS管开关的第一有源区A和第二有源区B选定之后，可以通过对MOS管开关的开关单元(图3所示的S1区域、S2区域)进行调整匹配，主要是对开关单元中的沟道进行调整，以补偿调节第一电容C1的漏电流或第二电容C2的漏电流，使得Csig*Irstleak＝Crst*Isigleak。
可选的，对第一MOS管开关S1的沟道与第二MOS管开关S2的沟道进行调整匹配的步骤包括：
S21、提供MOS管开关，作为测试结构；
S22、选定所述测试结构的第一有源区A与第二有源区B；
S23、测定所述测试结构的开关单元中沟道与漏电流的关系；
S24、根据所述沟道与漏电流的关系调节第一MOS管开关S1的沟道结构对第一电容C1的漏电流进行补偿调节，或调整第二MOS管开关S2的沟道结构对第二电容C2的漏电流进行补偿调节，从而使得Csig*Irstleak＝Crst*Isigleak。
执行步骤S23-S24时，先通过所述测试结构(MOS管开关)测定不同的沟道结构对漏电流的影响，计算并仿真沟道形状、长度及宽度对漏电流的影响模型；而后在第一MOS管开关S1中，通过调整沟道形状、沟道长度及沟道宽度中的至少一个来调节漏电流，进而对第一电容C1的漏电流Isigleak进行补偿调节；同理，在第二MOS管开关S2中，调整沟道形状、沟道长度或沟道宽度，对第二电容C2的漏电流Irstleak进行补偿调节。
此外，第一电容C1还与第二MOS管开关S2相连，调整第二MOS管开关S2的沟道结构也能对第一电容C1的漏电流Isigleak进行补偿调节。
通过对第一电容C1的漏电流Isigleak或第二电容C2的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak相等。
实施例二
第一电容C1/第二电容C2节点的漏电不仅来自MOS管开关的沟道漏电，还来自于MOS管开关的有源区PN结漏电和表面漏电，基于此，本实施例可以通过调节匹配与电容相连的有源区结构对电容的漏电流进行补偿调节。
可选的，对第一有源区A与第二有源区B进行匹配，以补偿调节第一电容C1的漏电流Isigleak或第二电容C2的漏电流Irstleak，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
S2a、提供MOS管开关，作为测试结构；
S2b、测定所述测试结构中有源区与漏电流的关系；
S2c、根据所述有源区与漏电流的关系调节第一有源区A，从而对第一电容C1的漏电流Isigleak进行补偿调节，或调节第二有源区B，从而对第二电容C2的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
在MOS管开关中开关单元的沟道结构一定时，可通过调节第一有源区A的结构，如调整有源区形状及有源区面积中的至少一个来补偿调节第一电容C1的漏电流Isigleak；同理，可通过调节第二有源区B的结构来补偿调节第二电容C2的漏电流Irstleak。
通过对第一电容C1的漏电流Isigleak或第二电容C2的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak相等。
实施例三
实施例一和实施例二仅仅是通过简单的物理尺寸/形状的改变来改变MOS管开关的结构，要调节MOS管开关的漏电情况还可以采取工艺手段，如可以采用离子注入方法改变MOS管开关的物理电学性质，进而改善其漏电情况。
基于此，本实施例可通过对第一MOS管开关单元S1/第一有源区A/第二MOS管开关单元S2/第二有源区B进行离子注入，使得Csig*Irstleak＝Crst*Isigleak。
可选的，进行离子注入使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
S2I、提供MOS管开关，作为测试结构；
S2II、测定所述测试结构中MOS管开关单元的离子注入/有源区的离子注入与漏电流的关系；
S2III、根据所述MOS管开关单元的离子注入/有源区的离子注入与漏电流的关系对第一MOS管开关单元S1、第一有源区A、第二MOS管开关单元S2及第二有源区B中的至少一个进行离子注入，从而对第一电容C1的漏电流Isigleak或第二电容C2的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
可选的，将S1/A/S2/B区域分为不同的离子注入条件，调整各个区域不同的注入元素如硼(B/BF2)的能量及剂量，减少各个区域整体的漏电流绝对水平；通过调整各个区域不同的注入元素如砷(As)、磷(P)及铟(In)的能量及剂量，降低各个区域的漏电流差异。在计算及仿真得到的基础上，在实际MOS管晶元上做工艺条件测试，选取最优化的条件。
此外，上述三个实施例用到的调整手段也可以同时混用，一起用来调节MOS管开关的结构，对第一电容C1的漏电流Isigleak或第二电容C2的漏电流Irstleak进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
综上所述，在本发明实施例提供的提升电压域8T全局快门像素结构寄生光灵敏度的方法中，通过直接调整与存储电容相连的MOS管开关的沟道/有源区的物理形状或尺寸，或者通过调整与存储电容相连的MOS管开关的离子注入工艺以调节MOS管开关的沟道/有源区的物理电学性质，进而补偿调节两个存储电容的漏电流，使得两个存储电容的漏电流满足公式“Csig*Irstleak＝Crst*Isigleak”，从而能有效消除电容漏电对相关双采样输出电压的影响，提升寄生光灵敏度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种提升寄生光灵敏度的方法，用于提升电压域8T全局快门像素结构的寄生光灵敏度，其特征在于，所述方法包括步骤：
提供电压域8T全局快门像素结构，所述电压域8T全局快门像素结构包括相关双采样保持电路，所述相关双采样保持电路包括第一MOS管开关、第二MOS管开关、第一电容及第二电容，所述第一MOS管开关与所述第二MOS管开关串联，所述第一电容一端接地、另一端通过第一有源区与所述第一MOS管开关及所述第二MOS管开关相连，所述第二电容一端接地、另一端通过第二有源区与所述第二MOS管开关相连；以及
调整所述相关双采样保持电路中与所述第一电容相连的MOS管开关的结构对所述第一电容的漏电流进行补偿调节，或调整所述相关双采样保持电路中与所述第二电容相连的MOS管开关的结构对所述第二电容的漏电流进行补偿调节，使得两个电容的漏电流满足公式Csig*Irstleak＝Crst*Isigleak，式中，Csig表示所述第一电容的电容值，Crst表示所述第二电容的电容值，Isigleak表示所述第一电容的漏电流，Irstleak表示所述第二电容的漏电流。
2.如权利要求1所述的提升寄生光灵敏度的方法，其特征在于，所述电压域8T全局快门像素结构还包括感光二极管、相关双采样读取电路及相关双采样输出电路，所述感光二极管、相关双采样读取电路、相关双采样保持电路及相关双采样输出电路依次相连。
3.如权利要求1或2所述的提升寄生光灵敏度的方法，其特征在于，对所述第一MOS管开关的沟道与所述第二MOS管开关的沟道进行匹配，使得Csig*Irstleak＝Crst*Isigleak。
4.如权利要求3所述的提升寄生光灵敏度的方法，其特征在于，所述对所述第一MOS管开关的沟道与所述第二MOS管开关的沟道进行匹配，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
选定所述测试结构的第一有源区与第二有源区；
测定所述测试结构的开关单元中沟道与漏电流的关系；
根据所述沟道与漏电流的关系调节所述第一MOS管开关的沟道结构，对所述第一电容的漏电流进行补偿调节，或调节所述第二MOS管开关的沟道结构，对所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
5.如权利要求4所述的提升寄生光灵敏度的方法，其特征在于，在所述第一MOS管开关或所述第二MOS管开关中，通过调整沟道形状、沟道长度及沟道宽度中的至少一个来调节漏电流。
6.如权利要求1所述的提升寄生光灵敏度的方法，其特征在于，对所述第一有源区与所述第二有源区进行匹配，使得Csig*Irstleak＝Crst*Isigleak。
7.如权利要求6所述的提升寄生光灵敏度的方法，其特征在于，所述通过对所述第一有源区与所述第二有源区进行匹配，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
测定所述测试结构中有源区与漏电流的关系；
根据所述有源区与漏电流的关系调节所述第一有源区，对所述第一电容的漏电流进行补偿调节，或调节所述第二有源区，对所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
8.如权利要求7所述的提升寄生光灵敏度的方法，其特征在于，在调节所述第一有源区或第二有源区时，通过调整有源区形状及有源区面积中的至少一个来调节漏电流。
9.如权利要求1所述的提升寄生光灵敏度的方法，其特征在于，对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元或第二有源区进行离子注入，使得Csig*Irstleak＝Crst*Isigleak。
10.如权利要求9所述的提升寄生光灵敏度的方法，其特征在于，所述对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元或第二有源区进行离子注入，使得Csig*Irstleak＝Crst*Isigleak的步骤包括：
提供MOS管开关，作为测试结构；
测定所述测试结构中开关单元的离子注入或有源区的离子注入与漏电流的关系；
根据所述开关单元的离子注入或有源区的离子注入与漏电流的关系对所述第一MOS管开关的开关单元、第一有源区、第二MOS管开关的开关单元及第二有源区中的至少一个进行离子注入，对所述第一电容的漏电流或所述第二电容的漏电流进行补偿调节，使得Csig*Irstleak＝Crst*Isigleak。
11.如权利要求10所述的提升寄生光灵敏度的方法，其特征在于，通过调节离子注入元素的能量或剂量对所述第一电容的漏电流或所述第二电容的漏电流进行补偿调节。
12.如权利要求11所述的提升寄生光灵敏度的方法，其特征在于，所述离子注入元素包括硼、砷、磷及铟。
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