CN108027731B - 针对基于块的处理器的调试支持 - Google Patents

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Abstract

公开了用于支持基于块的处理器架构中的程序的调试的系统和方法。在所公开的技术的一个示例中，一种处理器包括用于执行包括指令头部和多个指令的指令块的基于块的处理器核。基于块的处理器核包括执行控制逻辑和核状态访问逻辑。执行控制逻辑可以被配置为在默认执行模式期间调度多个指令中的相应指令用于按照动态顺序执行，并且在调试模式期间调度相应指令用于按照静态顺序执行。核状态访问逻辑可以被配置为在调试模式期间读取基于块的处理器核的中间状态并且在基于块的处理器核外部提供该中间状态。

Description

针对基于块的处理器的调试支持
背景技术
由于摩尔定律所预测的持续的晶体管扩展，微处理器已经从晶体管数的持续增加、集成电路成本、制造资本、时钟频率、以及能量效率中收益，而相关的处理器指令集架构(ISA)却很小变化。然而，从在过去40年里驱动半导体工业的光刻扩展实现的益处正在放缓或者甚至反转。精简指令集计算(RISC)架构已经成为处理器设计中的主导典范很多年。乱序超标量实现尚未在面积或性能方面展现出持续改进。因此，存在对于扩展性能改进的处理器ISA改进的足够机会。
发明内容
公开了用于支持基于块的处理器指令集架构(BB-ISA)的调试程序的方法、装置和计算机可读存储设备。所描述的技术和工具能够潜在地改进处理器性能，并且可以彼此分离地被实现，或者彼此各种组合被实现。如下面将更充分地描述的，所描述的技术和工具可以被实现在以下各项中：数字信号处理器、微处理器、专用集成电路(ASIC)、软处理器(例如，使用可重新配置逻辑被实现在现场可编程门阵列(FPGA)中的微处理器核)、可编程逻辑、或者其他适合的逻辑电路。如对于本领域的普通技术人员而言将容易地明显的，所公开的技术可以被实现在各种计算平台中，包括但不限于服务器、大型机、手机、智能电话、PDA、手持式设备、手持式计算机、触摸屏平板设备、平板计算机、可穿戴计算机、以及膝上型计算机。
在所公开的技术的一些示例中，一种处理器包括用于执行包括指令头部和多个指令的指令块的基于块的处理器核。基于块的处理器核包括执行控制逻辑和核状态访问逻辑。执行控制逻辑可以被配置为在默认执行模式期间调度多个指令中的相应指令用于按照动态顺序执行，并且在调试模式期间调度相应指令用于按照静态顺序执行。核状态访问逻辑可以被配置为在调试模式期间读取基于块的处理器核的中间状态并且在基于块的处理器核外部提供该中间状态。
提供本发明内容以引入以在具体实施方式中下面进一步描述的简化形式的概念的选择。本发明内容不旨在标识要求保护的主题的关键特征或基本特征，其也不旨在用于限制要求保护的主题的范围。所公开的主题的前述和其他目标、特征以及优点将从参考附图进行的以下具体实施方式变得更加明显。
附图说明
图1图示了如可以在所公开的技术的一些示例中使用的包括多个处理器核的基于块的处理器。
图2图示了如可以在所公开的技术的一些示例中使用的基于块的处理器核。
图3图示了根据所公开的技术的某些示例的多个指令块。
图4图示了源代码和相应的指令块的部分。
图5图示了如可以在所公开的技术的一些示例中使用的基于块的处理器头部和指令。
图6是图示基于块的处理器中的处理器核的状态的进展的示例的流程图。
图7A是用于基于块的处理器的程序的示例源代码片段。
图7B是来自图7A的示例源代码片段的依赖图的示例。
图8A是与来自图7A的源代码片段相对应的示例指令块。
图8B是参考图8A的指令块中的指令进行注释的来自图7A的示例源代码片段的依赖图的示例。
图9A是与来自图7A的源代码片段相对应的另一示例指令块。
图9B是参考图9A的指令块中的指令进行注释的来自图7A的示例源代码片段的依赖图的示例。
图10是示出可以在所公开的技术的一些示例中执行的编译用于基于块的处理器的程序的示例方法的流程图。
图11是可以在所公开的技术的一些示例中使用的用于调试在基于块的处理器核上执行的指令块的示例系统。
图12是示出可以在所公开的技术的一些示例中执行的调试在基于块的处理器核上执行的指令块的示例方法的流程图。
图13是示出用于实现所公开的技术的一些实施例的合适的计算环境的框图。
具体实施方式
I.总体考虑
在未旨在以任何方式进行限制的代表性实施例的上下文中阐述了本公开内容。
如在本申请中所使用的，除非上下文清楚地指明，否则单数形式“一”、“一种”和“该”包括复数形式。此外，术语“包括”意味着“包含”。而且，术语“耦合的”涵盖机械的、电的、磁性的、光学的以及将多个项耦合或链接在一起的其他实际方式，并且不排除耦合项之间的中间元件的存在。另外，如在此所使用的，术语“和/或”意味着短语中的任何一项或多项的组合。
在此所描述的系统、方法和装置不应当以任何方式被解释为限制性的。相反，本公开涉及彼此单独并且以各种组合和子组合的各种所公开的实施例的所有新颖和非显而易见的特征和方面。所公开的系统、方法和装置既不限于任何特定方面或者特征或者其组合，所公开的内容和方法也不要求任何一个或多个特定优点存在或者问题被解决。此外，所公开的实施例的任何特征或者方面可以彼此以各种组合和子组合被使用。
虽然为了方便呈现而以特定顺序的次序描述所公开的方法中的一些方法的操作，但是应当理解，除非特定排序由下面阐述的特定语言所要求，否则说明书的这种方式涵盖重新布置。例如，顺序地描述的操作可以在一些情况下重新布置或者并行地执行。此外，出于简单的缘故，附图可能未示出所公开的内容和方法可以结合其他内容和方法使用的各种方式。此外，说明书有时使用类似“产生”、“生成”、“显示”、“接收”、“发射”、“验证”、“执行”和“发起”的术语来描述所公开的方法。这些术语是所执行的实际操作的高层描述。对应于这些术语的实际操作将取决于特定实现而变化并且是由本领域的普通技术人员容易地可辨别的。
参考本公开的装置或者方法在此所呈现的操作理论、科学原理或者其他理论描述已经出于更好的理解的目的而被提供，并且不旨在范围方面是限制性的。所附的权利要求中的装置和方法不限于以由这样的操作理论所描述的方式实现的那些装置和方法。
所公开的方法中的任一方法可以被实现为被存储在一个或多个计算机可读介质(例如，计算机可读介质(诸如一个或多个光学介质光盘、易失性存储器部件(诸如DRAM或SRAM))或非易失性存储器部件(诸如硬盘驱动器))上并且被执行在计算机(例如，任何商业可获得的计算机，包括智能电话或者包括计算硬件的其他移动设备)上的计算机可执行指令。用于实现所公开的技术的计算机可执行指令中的任一指令以及在所公开的实施例的实现期间创建和使用的任何数据可以被存储在一个或多个计算机可读介质(例如，计算机可读存储介质)上。计算机可执行指令可以是例如专用软件应用或者经由网络浏览器或者其他软件应用(诸如远程计算应用)访问或者下载的软件应用的一部分。这样的软件可以例如在单个本地计算机(例如，具有在任何适合的商业可获得的计算机上执行的通用和/或基于块的处理器)上被执行，或者在使用一个或多个网络计算机的网络环境(例如，经由因特网、广域网、局域网、客户端服务器网络(诸如云计算网络)、或者其他这样的网络)中被执行。
为了清晰起见，描述了基于软件的实现的仅某些所选的方面。省略了在本领域中众所周知的其他细节。例如，应当理解，所公开的技术不限于任何特定计算机语言或者程序。例如，所公开的技术可以通过以C、C++、JAVA或者任何其他适合的编程语言来实现。同样地，所公开的技术不限于任何特定计算机或者硬件类型。适合的计算机和硬件的某些细节是众所周知的并且不需要在本公开中被详细阐述。
此外，基于软件的实施例(包括例如用于使得计算机执行所公开的方法中的任一方法的计算机可执行指令)中的任一实施例可以通过适合的通信手段被上载、被下载或者被远程访问。这样的适合的通信手段包括例如因特网、万维网、内联网、软件应用、电缆(包括光纤电缆)、磁通信、电磁通信(包括RF、微波和红外通信)、电子通信、或者其他这样的通信手段。
II.对所公开的技术的介绍
超标量乱序微架构采用大量的电路资源来重命名寄存器，以数据流次序调度指令，在误推测之后清理，并且针对精确异常引退结果。这包括昂贵的能量消耗电路，诸如深的许多端口的寄存器文件、用于数据流指令调度唤醒的许多端口的内容可访问存储器(CAM)、以及许多宽总线复用器和旁路网络，所有的这些都是资源密集的。例如，多读取、多写入RAM的基于FPGA的实现通常要求复制、多循环操作、时钟加倍、组交错、实况值表和其他昂贵技术的混合。
所公开的技术可以通过应用包括高指令集并行性(ILP)、乱序(out-of-order，OoO)、超标量执行的技术来实现能量效率和/或性能增强，同时避免处理器硬件和相关联的软件二者中的大量的复杂性和开销。在所公开的技术的一些示例中，包括多个处理器核的基于块的处理器使用针对区域和能量有效的高ILP执行所设计的显式数据图形执行(EDGE)ISA。在一些示例中，EDGE架构和相关联的编译器的使用巧妙处理重命名CAM的寄存器的远离和复杂性。在一些示例中，基于块的处理器的相应核可以存储或者高速缓存可以被重复地执行的所取指且译码的指令，并且所取指且译码的指令可以被重新使用以潜在地实现减少的功率和/或增加的性能。
在所公开的技术的某些示例中，EDGE ISA可以消除对于一个或多个复杂架构特征的需要，包括寄存器重命名、数据流分析、误推测恢复以及按序引退，同时支持主流编程语言(诸如C和C++)。在所公开的技术的某些示例中，基于块的处理器执行多个(两个或两个以上)指令作为原子块。基于块的指令可以被用于以更显式的方式表达程序数据流和/或指令流的语义，这允许改进的编译器和处理器性能。在所公开的技术的某些示例中，显式数据图形执行指令集架构(EDGE ISA)包括关于可以用于改进对不适当的控制流指令的检测的程序控制流的信息，从而增加性能、节省存储器资源和/或以及节省能量。
在所公开的技术的一些示例中，在指令块内组织的指令原子地被取指、被执行并且被提交。由原子指令块内的指令产生的中间结果在本地被缓冲，直到指令块被提交。当指令块被提交时，由执行指令块中的指令而导致的对可见架构状态的更新被使得对于其他指令块可见。块内的指令以数据流次序被执行，其使用寄存器重命名减少或者消除并且提供功率有效的OoO执行。编译器可以被用于通过ISA显式地编码数据依存性，这减少或者消除负担的处理器核控制逻辑在运行时重新发现依存性。使用所断言的执行，块内分支可以被转换为数据流指令，并且除了存储器依存性之外的依存性可以限于直接数据依存性。所公开的目标形式编码技术允许块内的指令经由操作数缓冲器直接地传递其操作数，这减少对功耗渴望的多端口物理寄存器文件的访问。
在基于块的程序的典型操作期间，原子指令块内产生的中间结果(诸如操作数缓冲器的值)在执行指令块的处理器核外部不可用。然而，当编程者正在调试基于块的程序时中间结果可能潜在地是有用的。在所公开的技术的一些示例中，提供支持以潜在地使得编程者能够调试针对基于块的处理器的程序。例如，可以在编译器软件、调试软件和/或基于块的处理器的硬件内提供对调试的支持。
在指令块之间，指令可以使用诸如存储器和寄存器的可见架构状态来进行通信。因此，通过利用混合数据流执行模型，EDGE架构可以仍然支持命令式编程语言和顺序的存储器语义，但是期望地还享有具有近按序功率效率和复杂性的乱序执行的益处。
如本领域的普通技术人员将容易地理解到，所公开的技术的实现的范围在各种区域、性能和功率折中的情况下是可能的。
III.示例基于块的处理器
图1是如可以被实现在所公开的技术的一些示例中的基于块的处理器100的框图10。处理器100被配置为根据指令集架构(ISA)来执行原子指令块，ISA描述了处理器操作的若干方面，包括寄存器模型、由基于块的指令执行的若干定义操作、存储器模型、中断以及其他架构特征。基于块的处理器包括多个处理器核110，其包括处理器核111。
如在图1中所示，处理器核经由核互连120而彼此连接。核互连120携带数据并且控制核110中的个体核、存储器接口140以及输入/输出(I/O)接口145之间的信号。核互连120可以使用电的、光学的、磁性的或者其他适合的通信技术来发送和接收信号，并且可以取决于特定期望的配置而提供根据若干不同的拓扑布置的通信连接。例如，核互连120可以具有交叉开关、总线、点对点总线、或者其他适合的拓扑。在一些示例中，核110中的任一核可以被连接到其他核中的任一核，而在其他示例中，一些核仅被连接到其他核的子集。例如，每个核可以仅被连接到最近的4、8或20个邻近核。核互连120可以用于将输入/输出数据传送至核以及从核传送输入/输出数据，以及将控制信号和其他信息信号传送至核以及从核传送控制信号和其他信息信号。例如，核110中的每个核110可以接收并且传送指示当前正由相应核中的每个核执行的指令的执行状态的信号量。在一些示例中，核互连120被实现为将核110和存储器系统连接的接线，而在其他示例中，核互连可以包括用于多路复用(一条或多条)互连接线上的数据信号的电路、开关和/或路由部件，包括活跃的信号驱动器和中继器或者其他适合的电路。在所公开的技术的一些示例中，在处理器100内和/或至/来自处理器100的信号不限于全摆幅电数字信号，而是处理器可以被配置为包括差分信号、脉冲信号或者用于传送数据和控制信号的其他适合的信号。
在图1的示例中，处理器的存储器接口140包括被用于连接到附加存储器(例如，被定位在除了处理器100之外的另一集成电路上的存储器)的接口逻辑。如在图1中所示，外部存储器系统150包括L2高速缓存152和主存储器155。在一些示例中，L2高速缓存可以使用静态RAM(SRAM)被实现，并且主存储器155可以使用动态RAM(DRAM)被实现。在一些示例中，存储器系统150被包括在与处理器100的其他部件相同的集成电路上。在一些示例中，存储器接口140包括允许在不使用(一个或多个)寄存器文件和/或处理器100的情况下传送存储器中的数据块的直接存储器访问(DMA)控制器。在一些示例中，存储器接口140可以包括用于管理并且分配虚拟存储器、扩展可用的主存储器155的存储器管理单元(MMU)。
I/O接口145包括用于将输入信号和输出信号接收并且发送到其他部件的电路，诸如硬件中断、系统控制信号、外围接口、协处理器控制和/或数据信号(例如，用于图形处理单元、浮点协处理器、物理处理单元、数字信号处理器或者其他协处理部件的信号)、时钟信号、信号量或者其他适合的I/O信号。I/O信号可以是同步的或者异步的。在一些示例中，I/O接口的全部或部分结合存储器接口140使用存储器映射的I/O技术被实现。
基于块的处理器100还可以包括控制单元160。控制单元可以经由核互连120或边带互连(未示出)与处理核110、I/O接口145和存储器接口140通信。控制单元160监督处理器100的操作。可以由控制单元160执行的操作可以包括对核的分配和去分配以用于执行指令处理；对任何核、寄存器文件、存储器接口140和/或I/O接口145中之间的输入数据和输出数据的控制；对执行流的修改；以及验证控制流中的分支指令、指令头部和其他改变的(一个或多个)目标位置。控制单元160还可以处理硬件中断，并且控制特殊系统寄存器(例如，被存储在一个或多个寄存器文件中的程序计数器)的读取和写入。在所公开的技术的一些示例中，控制单元160至少部分地使用处理器核110中的一个或多个核被实现，而在其他示例中，控制单元160使用非基于块的处理器核(例如，耦合到存储器的通用RISC处理核)被实现。在一些示例中，控制单元160至少部分地使用以下各项中的一项或多项被实现：硬连线有限状态机、可编程微代码、可编程门阵列或者其他适合的控制电路。在备选示例中，可以由核110中的一个或多个核来执行控制单元功能。
控制单元160包括用于将指令块分配到处理器核110的调度器。如在此所使用的，调度器分配涉及用于引导指令块的操作的硬件，包括发起指令块映射、取指、译码、执行、提交、中止、空闲以及刷新指令块。在一些示例中，硬件接收使用计算机可执行指令所生成的信号，以引导指令调度器的操作。处理器核110在指令块映射期间被指派到指令块。指令操作的叙述阶段出于说明性目的，并且在所公开的技术的一些示例中，某些操作可以被组合、被省略、被分离为多个操作，或者被添加附加操作。
基于块的处理器100还包括时钟发生器170，其将一个或多个时钟信号分布到处理器内的各种部件(例如，核110、互连120、存储器接口140和I/O接口145)。在所公开的技术的一些示例中，所有部件共享共同时钟，而在其他示例中，不同的部件使用不同的时钟(例如，具有不同的时钟频率的时钟信号)。在一些示例中，时钟的一部分被选通以在处理器部件中的一些部件未被使用时允许功率节省。在一些示例中，时钟信号使用锁相环(PLL)被生成以生成具有固定的恒定频率和占空比的信号。接收时钟信号的电路可以在单个边沿(例如，上升沿)上被触发，而在其他示例中，接收电路中的至少一些电路通过上升和下降时钟沿而被触发。在一些示例中，时钟信号可以光学地或无线地被传输。
IV.示例基于块的处理器核
图2是如能够在所公开的技术的某些示例中使用的进一步详述用于基于块的处理器100、并且特别是基于块的处理器核之一的实例(处理器核111)的示例微架构的框图200。为了便于解释，示例性的基于块的处理器核111被图示有五个阶段：指令取指(IF)、译码(DC)、操作数取回、执行(EX)以及存储器/数据访问(LS)。然而，本领域的普通技术人员将容易地理解到，对所图示的微架构的修改(诸如添加/移除阶段、添加/移除执行操作的单元、以及其他实现细节)可以被修改为适合用于基于块的处理器的特定应用。
在所公开的技术的一些示例中，处理器核111可以用于执行和提交程序的指令块。指令块是包括指令块头部和多个指令的基于块的处理器指令的原子集合。如下面将进一步讨论的，指令块头部可以包括描述指令块的执行模式的信息以及可以用于进一步定义指令块内的多个指令中的一个或多个指令的语义的信息。取决于特定ISA和所使用的处理器硬件，还可以在指令的执行期间使用指令块头部来改善执行指令块的性能，例如通过允许指令和/或数据的早期取回、改进的分支预测、推测执行、改进的能量效率和改进的代码紧凑性。
指令块中的指令可以是显式地编码指令块的生产者消费者指令之间的关系的数据流指令。特别地，指令可以通过只为目标指令保留的操作数缓冲器直接将结果传送给目标指令。存储在操作数缓冲器中的中间结果通常对执行核外部的核不可见，因为块原子执行模型只传递指令块之间的最终结果。当指令块被提交时，来自执行原子指令块中的指令的最终结果被使得在执行核外部可见。因此，由每个指令块生成的可见架构状态可以作为单个事务出现在执行核外部，并且中间结果通常在执行核外部是不可观察的。然而，编程者在调试在基于块的处理器上运行的程序时可能发现中间结果很有用。如本文中描述的，处理器核111可以包括调试模式，在调试模式下，通过使用专门被保留用于调试的数据路径，可以在执行核外部观察到中间结果。
如在图2中所示，处理器核111包括控制单元205，其可以从其他核接收控制信号，并且生成控制信号来调节核操作并且使用指令调度器206来调度核内的指令流。控制单元205可以包括用于检查处理器核111的核状态和/或配置其操作模式的状态访问逻辑207。控制单元205可以包括用于在处理器核111的一个或多个操作模式期间生成控制信号的执行控制逻辑208。可以由控制单元205和/或指令调度器206执行的操作可以包括对核的分配和去分配以用于执行指令处理；对任意核、寄存器文件、存储器接口140和/或I/O接口145之间的输入数据和输出数据的控制。控制单元205还可以处理硬件中断，并且控制特殊系统寄存器(例如，被存储在一个或多个寄存器文件中的程序计数器)的读取和写入。在所公开的技术的其他示例中，控制单元205和/或指令调度器206使用非基于块的处理器核(例如，耦合到存储器的通用RISC处理核)被实现。在一些示例中，控制单元205、指令调度器206、状态访问逻辑207和/或执行控制逻辑208至少部分地使用以下各项中的一项或多项被实现：硬连线有限状态机、可编程微代码、可编程门阵列、或者其他适合的控制电路。
控制单元205可以译码指令块头部以获得关于指令块的信息。例如，指令块的执行模式可以通过各种执行标志在指令块头部中指定。经译码的执行模式可以被存储在执行控制逻辑208的寄存器中。基于执行模式，执行控制逻辑208可以生成控制信号以调节核操作并且调度核111内的指令流，诸如通过使用指令调度器206。例如，在默认执行模式期间，执行控制逻辑208可以对在处理器核111的一个或多个指令窗口(例如，210、211)上执行的一个或多个指令块中的指令进行排序。具体地，指令中的每个指令可以排序通过取指、译码、操作数取回、执行和存储器/数据访问阶段，使得指令块中的指令可以被流水线化并且并行执行。指令准备好在它们的操作数可用时执行，并且指令调度器206可以选择执行指令的顺序。作为另一示例，在调试执行模式期间，执行控制逻辑208可以单步执行在处理器核111的一个或多个指令窗口上执行的指令块中的指令。具体地，指令中的每个指令可以排序通过取指和译码阶段，并且指令中的每个指令可以一次一个指令被执行。例如，可以在接收到执行单步操作的指示时执行单个指令。例如，可以经由状态访问逻辑207接收执行单步操作的指示。
状态访问逻辑207可以包括用于其他核和/或处理器级控制单元(诸如图1的控制单元160)与核111通信并且访问核111的状态的接口。例如，状态访问逻辑207可以连接到核互连(诸如图1的核互连120)，并且其他核可以经由控制信号、消息、读取和写入寄存器等进行通信。
状态访问逻辑207可以包括用于修改和/或检查指令块的模式和/或状态和/或核状态的控制状态寄存器或者其他逻辑。作为示例，核状态可以指示指令块是否被映射到核111或者核111的指令窗口(例如，指令窗口210、211)、指令块是否驻留在核111上、指令块是否执行在核111上、指令块是否准备提交、指令块是否正执行提交、以及指令块是否空闲。作为另一示例，指令块的状态可以包括指示指令块是所执行的最旧的指令块的标记或者标志以及指示指令块正推测地执行的标志。作为另一示例，指令块的状态可以包括块的操作模式，诸如默认执行模式或调试模式。
控制状态寄存器(CSR)可以被映射到被保留用于由基于块的处理器使用的唯一存储器位置。例如，控制单元160(图1)的CSR可以被指派到第一地址范围，存储器接口140(图1)的CSR可以被指派到第二地址范围，第一处理器核可以被指派到第三地址范围，第二处理器核可以被指派到第四地址范围，等等。在一个实施例中，CSR可以使用基于块的处理器的通用存储器读取和写入指令而被访问。附加地或者备选地，CSR可以使用用于CSR的特定读取和写入指令(例如，指令具有与存储器读取和写入指令不同的操作码)而被访问。因此，一个核可以通过从对应于不同核的CSR的地址进行读取来检查不同核的配置状态。类似地，一个核可以通过写入到对应于不同核的CSR的地址来修改不同核的配置状态。附加地或备选地，CSR可以通过将命令通过串行扫描链转移到状态访问逻辑207来访问。以这种方式，一个核可以检查不同核的状态访问逻辑207，并且一个核可以修改不同核的状态访问逻辑207或模式。
状态访问逻辑207可以包括用于配置和/或重新配置核以在不同的操作模式下操作的寄存器或其他逻辑，如本文中进一步描述的。例如，状态访问逻辑207可以包括通过CSR可写入的控制寄存器位，其控制驻留指令块是以默认执行模式还是调试执行模式执行。具体地，当控制位利用一个值(例如，0)被编程时，指令块可以以默认执行模式执行，但是当控制位利用相反值(例如，1)被编程时，指令块可以以调试执行模式执行。因此，可以通过控制控制位的值来配置和重新配置核111以便以默认执行模式或调试执行模式执行指令块。控制位的值也可以由控制单元205的逻辑来控制。例如，控制位可以响应于译码指令块头部的执行标志或者响应于被声明与控制位相关联的控制信号而被设置。
指令窗口210和211中的每个指令窗口可以从输入端口220、221和222(其连接到互连总线)中的一个或多个输入端口以及指令高速缓存227(其进而连接到指令译码器228和229)接收指令和数据。附加的控制信号还可以在附加的输入端口225上被接收。指令译码器228和229中的每个指令译码器对用于指令块中的指令进行译码，并且将所译码的指令存储在被定位在每个相应的指令窗口210和211中的存储器存储库215和216内。
处理器核111还包括耦合到L1(第一级)高速缓存235的寄存器文件230。寄存器文件230存储用于在基于块的处理器架构中定义的寄存器的数据，并且可以具有一个或多个读端口和一个或多个写端口。例如，寄存器文件可以包括用于将数据存储在寄存器文件中的两个或两个以上写端口，以及具有用于从寄存器文件内的个体寄存器读取数据的多个读端口。在一些示例中，单个指令窗口(例如，指令窗口210)可以一次访问寄存器文件的仅一个端口，而在其他示例中，指令窗口210可以访问一个读端口和一个写端口，或者可以同时访问两个或两个以上读端口和/或写端口。在一些示例中，寄存器文件230可以包括64个寄存器，寄存器中的每个寄存器保持32位的数据的字。(除非另外指定，否则本申请将把32位的数据称为字)。在一些示例中，寄存器文件230内的寄存器中的一些寄存器可以被分配为特殊目的。例如，寄存器中的一些寄存器可以被专用作系统寄存器示例，其包括存储常量值(例如，所有零字)、(一个或多个)程序计数器(PC)(其指示正被执行的程序线程的当前地址)、物理核数目、逻辑核数目、核分配拓扑、核控制标志、处理器拓扑或者其他适合的专用目的的寄存器。在一些示例中，存在多个程序计数器寄存器、一个或每个程序计数器，以允许跨一个或多个处理器核和/或处理器的多个执行线程的并发执行。在一些示例中，程序计数器被实现为指定存储器位置，而不是寄存器文件中的寄存器。在一些示例中，系统寄存器的使用可以由操作系统或者其他监督式计算机指令进行限制。在一些示例中，寄存器文件230被实现为触发器阵列，而在其他示例中，寄存器文件可以使用锁存器、SRAM或者其他形式的存储器存储装置被实现。针对给定处理器(例如，处理器100)的ISA规格指定寄存器文件230内的寄存器如何被定义并且被使用。
在一些示例中，处理器100包括由多个处理器核共享的全局寄存器文件。在一些示例中，与处理器核相关联的个体寄存器文件可以被组合以静态地或者动态地形成较大的文件，这取决于处理器ISA和配置。
如在图2中所示，指令窗口210的存储器存储库215包括若干译码的指令241、左操作数(LOP)缓冲器242、右操作数(ROP)缓冲器243以及指令记分板245。在所公开的技术的一些示例中，指令块中的每个指令被分解为一行译码的指令、左操作数和右操作数和记分板数据，如在图2中所示。译码的指令241可以包括被存储为位级控制信号的指令的部分或者完全译码的版本。操作数缓冲器242和243存储操作数(例如，从寄存器文件230接收到的寄存器值、从存储器接收到的数据、在指令内编码的中间操作数、由较早发出的指令计算的操作数、或者其他操作数值)，直到其相应的译码的指令准备好执行。指令操作数从操作数缓冲器242和243被读取，而不是寄存器文件。
第二指令窗口211的存储器存储库216存储类似的指令信息(译码的指令、操作数和记分板)作为存储器存储库215，但是出于简单的原因在图2中未示出。指令块可以关于第一指令窗口由第二指令窗口211并发地或者顺序地执行，这受制于ISA约束并且如由控制单元205引导。
在所公开的技术的一些示例中，前端流水线阶段IF和DC可以从后端流水线阶段(IS、EX、LS)运行去耦合。在一个实施例中，控制单元可以每时钟周期将两个指令取指并且译码到指令窗口210和211中的每个指令窗口中。在备选实施例中，控制单元可以每时钟周期将一个、四个或者另一数目的指令取指并且译码到对应数目的指令窗口中。控制单元205使用记分板245来提供指令窗口数据流调度逻辑以监测每个译码的指令的输入(例如，每个相应指令的(一个或多个)断言和(一个或多个)操作数)的就绪状态。当针对特定译码的指令的所有输入就绪时，指令准备好发出。控制逻辑205然后每周期发起一个或多个下一指令(例如，最低编号的就绪指令)的执行，并且其译码指令和输入操作数被发送到功能单元260中的一个或多个功能单元以用于执行。译码的指令还可以对若干就绪事件进行编码。控制逻辑205中的调度器接受来自其他源的这些和/或事件，并且更新窗口中的其他指令的就绪状态。因此执行从处理器核的111个就绪零输入指令开始，继续以零输入指令为目标的指令等。
译码指令241不需要以其被布置在指令窗口210的存储器存储库215内的相同次序被执行。相反，指令记分板245用于追踪译码的指令的依存性，并且当依存性已经被满足时，相关联的个体译码指令被调度用于执行。例如，当依存性已经针对相应指令被满足时，对相应指令的参考可以被推送到就绪队列上，并且指令可以从就绪队列以先进先出(FIFO)次序被调度。被存储在记分板245中的信息可以包括但不限于相关联的指令的执行断言(诸如指令是否正等待要被计算的断言位，并且在断言位是真或者假的情况下指令是否执行)、操作数对于指令的可用性、或者在执行相关联的个体指令之前所要求的其他前提条件。
在一个实施例中，记分板245可以包括：译码就绪状态，其由指令译码器228初始化；以及活跃就绪状态，其在指令的执行期间由控制单元205初始化。例如，译码就绪状态可以编码相应指令是否已经被译码、等待断言和/或一些操作数(也许经由广播信道)、或者立即准备发出。活跃就绪状态可以编码相应指令是否等待断言和/或一些操作数、是准备发出还是已经发出。译码就绪状态可以在块重置或者块刷新时被清除。在分支到新指令块时，译码就绪状态和活跃就绪状态被清除(块或核被重置)。然而，当指令块在核上被重新执行时(诸如当其分支回到其自身(块刷新))，仅仅活跃就绪状态被清除。块刷新可以立即发生(当指令块分支到自身)，或者在执行若干其他中间指令块之后发生。指令块的译码就绪状态可以因此被保留，使得其不需要重新取指并且译码块的指令。因此，块刷新可以用于节省循环和其他重复程序结构中的时间和能量。
被存储在每个指令窗口中的指令的数目通常对应于指令块内的指令的数目。在一些示例中，指令块内的指令的数目可以是32、64、128、1024或者另一数目的指令。在所公开的技术的一些示例中，跨处理器核内的多个指令窗口分配指令块。在一些示例中，指令窗口210、211可以被逻辑分区，使得多个指令块可以在单个处理器核上被执行。例如，可以在一个核上执行一个、两个、四个或者另一数目的指令块。相应的指令块可以彼此并发地或者顺序地被执行。
指令可以使用被定位在处理器核111内的控制单元205而被分配并且被调度。控制单元205安排来自存储器的对指令的取指、对执行的译码、在其已经被加载到相应的指令窗口时对指令的执行、进/出处理器核111的数据流，并且控制由处理器核输入和输出的信号。例如，控制单元205可以包括如上文所描述的就绪队列，以用于在调度指令中使用。可以原子地执行被存储在被定位在每个相应的指令窗口210和211中的存储器存储库215和216中的指令。因此，对由执行的指令影响的可见架构状态(诸如寄存器文件230和存储器)的更新可以本地缓存在核111内直到指令被提交为止。控制单元205可以确定指令何时准备好被提交、对提交逻辑进行排序并且发出提交信号。例如，指令块的提交阶段可以在所有寄存器写入被缓冲、到存储器的所有写入被缓冲并且分支目标被计算时被完成。指令块可以当对可见架构状态的更新被完成时被提交。例如，当寄存器写入被写入到寄存器文件、存储被发送到加载/存储单元或者存储器控制器并且提交信号被生成时，指令块可以被提交。控制单元205还至少部分地控制将功能单元260分配到相应的指令窗口中的每个指令窗口。
如在图2中所示，具有若干执行流水线寄存器255的第一路由器250用于将数据从指令窗口210和211中的任一指令窗口发送到功能单元260中的一个或多个功能单元，其可以包括但不限于整数ALU(算术逻辑单元)(例如，整数ALU 264和265)、浮点单元(例如，浮点ALU 267)、移位/旋转逻辑(例如，桶型移位器268)或者其他适合的执行单元，其可以包括图形功能、物理功能和其他数学操作。来自功能单元260的数据可以然后通过第二路由器270被路由到输出290、291和292，路由返回到操作数缓冲器(例如，LOP缓冲器242和/或ROP缓冲器243)，或者被馈送回到另一功能单元，这取决于特定指令被执行的要求。第二路由器270可以包括：加载/存储队列275，其可以被用于发出存储器指令；数据高速缓存277，其存储正从核被输出到存储器的数据；以及加载/存储流水线寄存器278。
核还包括控制输出295，其用于指示例如指令窗口210或者211中的一个或多个指令窗口的所有指令的执行何时已经完成。当指令块的执行完成时，指令块被指定为“提交的”并且来自控制输出295的信号可以进而可以由基于块的处理器100内的其他核和/或由控制单元160用于发起其他指令块的调度、取指和执行。第一路由器250和第二路由器270二者可以将数据发送回到指令(例如，作为用于指令块内的其他指令的操作数)。
如本领域的普通技术人员将容易理解到，个体核内的部件不限于图2中所示的那些部件，而是可以根据特定应用的要求而变化。例如，核可以具有更少或更多的指令窗口，单个指令译码器可以由两个或两个以上指令窗口共享，并且所使用的功能单元的数目和类型可以取决于用于基于块的处理器的特定目标应用而变化。在利用指令核选择并且分配资源时应用的其他考虑包括性能要求、能量使用要求、集成电路芯片、处理技术和/或成本。
对于本领域的普通技术人员而言将容易明显的，可以通过处理器核110的指令窗口(例如，指令窗口210)和控制逻辑205内的资源的设计和分配来在处理器性能中做出折中。面积、时钟周期、能力和限制实质上确定个体核110的实现性能和基于块的处理器核110的吞吐量。
指令调度器206可以具有不同的功能。在某些较高的性能示例中，指令调度器是高并发的。例如，每个周期(一个或多个)译码器将指令的译码就绪状态和译码指令写入到一个或多个指令窗口中，选择要发出的下一个指令，并且作为响应后端发送第二就绪事件——以特定指令的输入槽(断言、左操作数、右操作数等)为目标的任一目标就绪事件或者以所有指令为目标的广播就绪事件。每指令就绪状态位连同译码就绪状态可以用于确定指令准备好发出。
在一些示例中，指令调度器206使用存储装置(例如，先进先出(FIFO)队列、内容可寻址存储器(CAM))被实现，存储装置存储指示被用于根据所公开的技术调度指令块的执行的信息的数据。例如，关于指令依存性的数据、控制的传递、推测、分支预测和/或数据加载和存储被布置在存储装置中，以促进将指令块映射到处理器核中的确定。例如，指令块依存性可以与标签相关联，标签被存储在FIFO或者CAM中并且后续由用来将指令块映射到一个或多个处理器核的选择逻辑进行访问。在一些示例中，指令调度器206使用耦合到存储器的通用处理器被实现，存储器被配置为存储用于调度指令块的数据。在一些示例中，指令调度器206使用专用处理器或者使用耦合到存储器的基于块的处理器核被实现。在一些示例中，指令调度器206被实现为耦合到存储器的有限状态机。在一些示例中，在处理器(例如，通用处理器或者基于块的处理器核)上执行的操作系统生成优先级、断言和其他数据，其可以至少部分地用于利用指令调度器206来调度指令块。如本领域的普通技术人员将容易地理解到，在集成电路、可编程逻辑或者其他适合的逻辑中实现的其他电路结构可以用于实现用于指令调度器206的硬件。
在一些情况下，调度器206接受目标指令的事件，其尚未被译码并且还必须禁止已发出的就绪指令的重新发出。指令可以是非断言的、或者断言的(基于真或假条件)。断言的指令直到其由另一指令的断言结果作为目标时才变得就绪，并且该结果匹配断言条件。如果相邻的断言未匹配，则指令绝不发出。在一些示例中，断言指令可以推测地被发出并且被执行。在一些示例中，处理器可以随后检查推测地发出和执行的指令被正确地推测。在一些示例中，误推测的发出指令和消耗其输出的块中的指令的特定传递闭包可以被重新执行、或者被误推测取消的副作用。在一些示例中，对误推测的指令的发现导致整个指令块的完全回滚和重新执行。
V.示例指令块流
现在转到图3的示图300，图示了基于块的指令流的一部分310，包括若干可变长度指令块311-315(A-E)。指令流可以用于实现用户应用、系统服务或者任何其他适合的用途。在图3中所示的示例中，每个指令块从指令头部开始，其跟随有不同的数目的指令。例如，指令块311包括头部320和二十个指令321。所图示的特定指令头部320包括部分地控制指令块内的指令的执行的若干数据字段，并且还允许改进的性能增强技术，包括例如分支预测、推测执行、惰性评估和/或其他技术。指令头部320还包括指示头部是指令头部而非指令的ID位。指令头部320还包括指令块大小的指示。指令块大小可以处于比一更大的指令的数据块中，例如，被包含在指令块内的4指令数据块的数目。换句话说，块的大小被移动4位以便压缩被分配到指定指令块大小的头部空间。因此，0的大小值指示最小大小的指令块，其是跟随有四个指令的块头部。在一些示例中，指令块大小被表达为字节数、字数、n字数据块数、地址、地址偏移或者使用用于描述指令块的大小的其他适合的表达。在一些示例中，指令块大小由指令块头部和/或脚部中的终止位模式来指示。
指令块头部320还可以包括执行标志，其指示特殊指令执行要求。例如，取决于特定应用，分支预测或者存储器依存性预测可以针对某些指令块被禁止。作为另一示例，可以使用执行标志来控制在默认执行模式还是调试执行模式下执行指令块。
在所公开的技术的一些示例中，指令头部320包括指示编码数据是指令头部的一个或多个标识位。例如，在一些基于块的处理器ISA，最低有效位空间中的单个ID位总是被设定为二进制值1，以指示有效指令块的开始。在其他示例中，不同的位编码可以用于(一个或多个)标识位。在一些示例中，指令头部320包括指示相关联的指令块被编码所针对的ISA的特定版本的信息。
指令块头部还可以包括用于在例如分支预测、控制流确定和/或坏跳检测中使用的若干块退出类型。退出类型可以指示分支指令的类型是什么，例如：顺序分支指令，其指向存储器中的下一相连的指令块；偏移指令，其是相对于偏移而计算的存储器地址处的另一指令块的分支；子例程调用、或者子例程返回。通过编码指令头部中的分支退出类型，分支预测器可以至少部分地在相同指令块内的分支指令已经被取指和/或被译码之前开始操作。
指令块头部320还包括存储掩码，其标识被指派到存储操作的加载存储队列标识符。指令块头部还可以包括写入掩码，其标识相关联的指令块将写入的(一个或多个)全局寄存器。相关联的寄存器文件必须在指令块可以完成之前接收对每个条目的写入。在一些示例中，基于块的处理器架构可以包括不仅标量指令，而且单指令多数据(SIMD)指令，这允许具有单个指令内的较大数目的数据操作数的操作。
VI.示例块指令目标编码
图4是描绘C语言源代码的两个部分410和415及其相应的指令块420和425(以汇编语言)的示例的示图400，这图示了基于块的指令可以如何显式地编码其目标。高级C语言源代码可以通过其目标是基于块的处理器的编译器被转换为低级汇编语言和机器代码。高级语言可以提取出底层计算机架构的许多细节，使得程序员可以聚焦于程序的功能。相反，机器代码根据目标计算机的ISA来编码程序，使得其可以使用计算机的硬件资源在目标计算机上被执行。汇编语言是机器代码的人类可读形式。
在以下示例中，汇编语言指令使用以下术语：“I[<number>]指定指令块内的指令的编号，其中对于在指令头部之后的指令，编号从零开始，并且指令编号针对每个后续指令被递增；指令的操作(诸如READ、ADDI、DIV等)遵循指令编号；可选值(诸如立即值1)或对寄存器的引用(诸如用于寄存器0的R0)遵循操作；并且将要接收指令的结果的可选目标遵循值和/或操作。目标中的每个目标可以是到另一指令、到其他指令的广播通道、或者当指令块被提交时能够对另一指令块可见的寄存器。指令目标的示例是以指令1的右操作数为目标的T[1R]。寄存器目标的示例是W[R0]，其中目标被写入寄存器0。
在示图400中，指令块420的前两个READ指令430和431相应地以ADD指令432的右(T[2R])和左(T[2L])操作数为目标。在所图示的ISA中，读指令是从全局寄存器文件读取的唯一指令；然而，任何指令可以以全局寄存器文件为目标。当ADD指令432接收到这两个寄存器读取的结果时，其将变为就绪并且执行。
当TLEI(测试小于等于立即(test-less-than-equal-immediate))指令433从ADD接收其单个输入操作数时，其将变为就绪并且执行。测试然后产生在信道一(B[1P])上广播到在广播信道上监听的所有指令的断言操作数，其在该示例中是两个断言的分支指令(BRO_T 434和BRO_F 435)。接收匹配断言的分支将激发。
指令块420的依存性图形440还被图示为指令节点阵列450和其对应的操作数目标455和456。这图示了块指令420、对应的指令窗口条目以及由指令所表示的底层数据流程图之间的对应性。此处，译码指令READ 430和READ 431准备好发出，因为其不具有输入依存性。当其发出并且执行时，从寄存器R6和R7读取的值被写入到ADD 432的右操作数缓冲器和左操作数缓冲器中，这使得ADD 432的左操作数和右操作数“就绪”。因此，ADD 432指令变为就绪、发出到ALU、执行，并且之和被写入到TLEI 433的左操作数。
作为比较，传统的乱序RISC或者CISC处理器将使用附加的硬件复杂性、功率、面积并且减少时钟频率和性能来在运行时建立依存性图形。然而，依存性图形在编译时是静态地已知的并且EDGE编译器可以通过ISA直接地编码指令之间的生产者-消费者关系，这使得微架构免于动态地重新发现他们。这可以潜在地实现更简单的微架构，减少面积、功率和升压频率和性能。
VII.示例基于块的指令格式
图5是图示用于指令头部510、通用指令520和分支指令530的指令格式的一般化示例的示图。指令头部或者指令中的每一个根据位数而被标记。例如，指令头部510包括四个32位的字并且从其最低有效位(lsb)(位0)被标记直到其最高有效位(msb)(位127)。如所示出的，指令头部包括写入掩码字段、存储掩码字段、多个退出类型字段、多个执行标志字段(X标志)、指令块大小字段和指令头部ID位(指令头部的最低有效位)。
执行标志字段可以指示特殊的指令执行模式。例如，当标志被设置时，可以使用“禁止分支预测器”标志来禁止指令块的分支预测。作为另一示例，当标志被设置时，可以使用“禁止存储器依赖性预测”标志来禁止指令块的存储器依赖性预测。作为另一示例，可以使用“块后中断”标志来暂停指令线程并且在指令块被提交时产生中断。作为另一示例，可以使用“块前中断”标志来暂停指令线程，并且在指令块头部被译码时并且在指令块中的指令被执行之前产生中断。作为另一示例，可以使用“调试模式”标志来控制指令块是以默认执行模式还是调试执行模式执行。
退出类型字段包括可以用于指示被编码在指令块内的控制流和/或同步指令的类型的数据。例如，退出类型字段可以指示指令块包括以下各项中的一项或多项：顺序分支指令、偏移分支指令、间接分支指令、调用指令、返回指令、和/或中断指令。在一些示例中，分支指令可以是用于在指令块之间传递控制流的任何控制流指令，包括相对地址和/或绝对地址，并且使用有条件的断言或者无条件的断言。除了确定隐式控制流指令之外，退出类型字段可以用于分支预测和推测执行。在一些示例中，多达六种退出类型可以被编码在退出类型字段中，并且字段与对应的显式或者隐式控制流指令之间的对应性可以通过例如检查指令块中的控制流指令而被确定。
所图示的通用块指令520被存储为一个32位的字，并且包括操作码字段、断言字段、广播ID字段(BID)、第一目标字段(T1)、以及第二目标字段(T2)。对于具有比目标字段更大的消费者的指令而言，编译器可以使用移动指令来构建扇出树，或者其可以将高扇出指令指派到广播。广播支持通过轻量网络将操作数发送到核中的任何数目的消费者指令。广播标识符可以被编码在一般块指令520中。
虽然由通用指令520概述的通用指令格式可以表示由基于块的处理器处理的一些或全部指令，但是本领域的技术人员将容易理解到，即使对于ISA的特定示例而言，指令字段中的一个或多个指令字段也可以偏离用于特定指令的通用格式。操作码字段指定指令520的长度或宽度以及由指令520执行的(一个或多个)操作，诸如存储器读取/写入、寄存器加载/存储、加法、减法、乘法、除法、移位、旋转、系统操作或者其他适合的指令。断言字段指定指令在其下将执行的条件。例如，断言字段可以指定值“真”，并且指令将仅在对应的条件标志匹配指定的断言值的情况下执行。在一些示例中，断言字段至少部分地指定哪一个被用于比较断言，而在其他示例中，执行在由先前指令(例如，指令块中的先前指令)设定的标志上被断定。在一些示例中，断言字段可以指定指令将总是或者绝不被执行。因此，断言字段的使用可以通过减少分支指令的数目来允许更密集的目标代码、改进的能量效率以及改进的处理器性能。
目标字段T1和T2指定基于块的指令的结果被发送到的指令。例如，在指令槽5处的ADD指令可以指定其计算结果将被发送到槽3和10处的指令。取决于特定指令和ISA，所图示的目标字段之一或二者可以由其他信息替换，例如，第一目标字段T1可以由中间操作数、附加操作码、指定两个目标等来替换。
分支指令530包括操作码字段、断言字段、广播ID字段(BID)以及偏移字段。操作码和断言字段在如关于通用指令所描述的格式和功能方面是类似的。偏移可以以四个指令为单位被表达，因此扩展在其上可以执行分支的存储器地址范围。利用通用指令520和分支指令530示出的断言可以用于避免指令块内的附加分支。例如，特定指令的执行可以根据先前指令的结果(例如，两个操作数的比较)被断定。如果断言是假的，则指令将不提交由特定指令计算出的值。如果断言值未匹配所要求的断言，则指令不发出。例如，BRO_F(断言假)指令将发出其是否被发送假断言值。
应当容易理解到，如在此所使用的，术语“分支指令”不限于将程序执行改变到相对存储器位置，而且包括跳跃到绝对或者符号存储器位置、子例程调用和返回，以及可以修改执行流的其他指令。在一些示例中，通过改变系统寄存器(例如，程序计数器PC或者指令指针)的值来修改执行流，而在其他示例中，可以通过修改被存储在存储器中的指定位置处的值来改变执行流。在一些示例中，跳跃寄存器分支指令用于跳跃到被存储在寄存器中的存储器位置。在一些示例中，分别使用跳跃和链接以及跳跃寄存器指令来实现子例程调用和返回。
VIII.处理器核的示例状态
图6是图示基于块的处理器的计算机核的状态600的进展的示例的流程图。基于块的处理器包括共同地用于运行或者执行软件程序的多个处理器核。程序可以以各种高级语言被编写，并且然后使用以基于块的处理器为目标的编译器针对基于块的处理器而被编译。编译器可以发射当在基于块的处理器上被运行或者被执行时将执行由高级程序指定的功能的代码。编译代码可以被存储在可以由基于块的处理器访问的计算机可读存储器中。编译代码可以包括被分组为一系列指令块中的指令流。在执行期间，指令块中的一个或多个可以由基于块的处理器执行以执行程序的功能。通常，程序将包括比在任一时间可以在核上执行的指令块更多的指令块。因此，程序的块被映射到相应核，核执行由块指定的工作，并且然后相应核上的块利用不同块被替换直到程序完成。指令块中的一些指令块可以被执行超过一次(诸如在程序的循环或者子例程期间)。可以针对每次指令块将被执行时创建指令块的“实例”。因此，指令块的每个重复可以使用指令块的不同实例。当程序运行时，基于架构约束、可用硬件资源和程序的动态流动，相应的指令块可以被映射到处理器核并且在处理器核上执行。在程序的执行期间，相应的处理器核可以通过状态600的进展进行转变，使得一个核可以处于一个状态并且另一核可以处于不同的状态。
在状态605处，相应的处理器核的状态可以是未映射。未映射处理器核是当前未被指派以执行指令块的实例的核。例如，处理器核可以在程序开始基于块的计算机上的执行之前是未映射。作为另一示例，处理器核可以在程序开始执行但是并非所有核正被使用之后是未映射的。特别地，程序的指令块至少部分地根据程序的动态流动而被执行。程序的一些部分可以总体上串行地或者顺序地流动(诸如当后续的指令块取决于来自较早的指令块的结果时)。程序的其他部分可以具有更多平行流，诸如当在不使用并行执行的其他块的结果的情况下多个指令块可以同时执行时。较少的核可以用于在程序的更多顺序流期间执行程序，并且较多的核可以用于在程序的更多并行流期间执行程序。
在状态610处，相应的处理器核的状态可以是映射。映射的处理器核是当前被指派以执行指令块的实例的核。当指令块被映射到特定处理器核时，指令块在运行中。运行中的指令块是以基于块的处理器的特定核为目标的块，并且块将或正在推测地或者非推测地在特定处理器核上执行。特别地，运行中的指令块对应于被映射到状态610-650中的处理器核的指令块。在程序将使用由执行指令块提供的工作的块映射期间块是已知的时，块非推测地执行。在映射程序将使用或将不使用由执行指令块所提供的工作期间块是未知的时，块推测地执行。推测地执行块能够潜在地提高性能(诸如当比在已知块的工作将被使用之后或之时块将被开始的情况下更早地开始推测块时)。然而，推测地执行可以潜在地增加当执行程序时(诸如当推测工作未由程序使用时)使用的能量。
基于块的处理器包括有限数目的同构或者异构处理器核。典型的程序可以包括比可以适配到处理器核上更多的指令块。因此，程序的相应指令块将通常与程序的其他指令块共享处理器核。换句话说，给定核可以在程序的执行期间执行多个不同的指令块中的指令。具有有限数目的处理器核还意味着在所有处理器核忙于执行指令块并且没有新核可用于分派时，程序的执行可以停止或者被延迟。当处理器核变得可用时，指令块的实例可以被映射到处理器核。
指令块调度器可以指派哪个指令块将在哪个处理器核上执行并且指令块何时将被执行。映射可以基于各种因素，诸如将被用于执行的目标能量、处理器核的数目和配置、处理器核的当前和/或先前使用、程序的动态流、推测执行是否被启用、推测块将被执行的置信度水平以及其他因素。指令块的实例可以被映射到当前可用的处理器核(诸如当没有指令块当前正在其上执行时)。在一个实施例中，指令块的实例可以被映射到当前繁忙的处理器核(诸如当核正执行指令块的不同实例时)，并且后续映射的实例可以在较早映射的实例完成时开始。
在状态620处，相应处理器核的状态可以是取指。例如，处理器核的IF流水线阶段可以在取指状态期间是活跃的。取回指令块可以包括将块从存储器(诸如L1高速缓存、L2高速缓存或主存储器)传送到处理器核，并且从处理器核的本地缓冲器读取指令使得指令可以被译码。例如，指令块中的指令可以被加载到处理器核的指令高速缓存、缓冲器或寄存器中。指令块的多个指令可以在相同的时钟周期内被并行(例如，同时)取回。取回状态可以是多个周期长，并且可以在处理器核被流水线化时与译码(630)和执行(640)状态重叠。
当指令块中的指令被加载到处理器核上时，指令块驻留在处理器核上。指令块在指令块的一些但非所有指令被加载时部分驻留。指令块在指令块中的所有指令被加载时完全驻留。指令块将驻留在处理器核上，直到处理器核被重置或者不同的指令块被取指到处理器核上。特别地，当核处于状态620-670时，指令块驻留在处理器核中。
在状态630处，相应的处理器核的状态可以是译码。例如，处理器核的DC流水线阶段可以在取指状态期间是活跃的。在译码状态期间，指令块中的指令正在被译码，使得其可以被存储在处理器核的指令窗口的存储器存储库中。特别地，指令可以从相对地紧凑的机器代码被转换为可以用于控制处理器核的硬件资源的较不紧凑的表示。译码状态可以是多个周期长，并且可以与在处理器核被流水线化时的取指(620)和执行(630)状态重叠。在指令块的执行被译码之后，其可以在指令的所有依存性被满足时被执行。
在状态640处，相应的处理器核的状态可以是执行。执行状态可以包括各种操作模式，诸如默认执行模式和调试模式。在执行状态的默认模式期间，正在执行指令块中的指令。特别地，处理器核的EX和/或LS流水线阶段可以在执行状态期间是活跃的。指令块可以推测地或者非推测地执行。推测块可以执行到完成或者其可以在完成之前被终止(诸如当确定由推测块执行的工作将不被使用时)。当指令块被终止时，处理器可以转变为中止状态。当确定块的工作将被使用时(例如，所有寄存器写入被缓冲，对存储器的所有写入被缓冲，并且分支目标被计算)，推测块可以完成。当例如所有寄存器写入被缓冲、对存储器的所有写入被缓冲并且分支目标被计算时，非推测块可以执行到完成。执行状态可以是多个周期长，并且可以与在处理器核被流水线化时的取指(620)和译码(630)状态重叠。当指令块完成时，处理器可以转变为提交状态。
在执行状态的调试模式期间，指令块中的指令可以是单步执行的或一次执行一个。例如，处理器核可以在执行状态的调试模式下停止，诸如当控制信号被声明时或者当指令头部指定调试模式将被用于指令块时。在接收到执行单步操作的指示时，可以执行指令块中的一个指令。处理器核的中间状态可以被扫描或从处理器核读出。在接收到执行单步操作的另一指示时，可以针对指令块中的下一指令重复该过程。“下一”指令可以基于编译器生成的顺序、调度器生成的顺序或者在处理器核外部生成的顺序(诸如通过在不同核上运行的调试软件)来确定。块中的指令可以继续单步执行直到提交条件满足，并且然后处理器可以转变到提交状态。
在状态650处，相应的处理器核的状态可以是提交或者中止。在提交期间，指令块中的指令的工作可以原子地被提交，使得其他块可以使用指令的工作。特别地，提交状态可以包括其中本地缓冲架构状态被写入到由其他处理器核可见或者可访问的架构状态的提交阶段。当可见架构状态被更新时，提交信号可以被发出并且处理器核可以被释放，使得另一指令块可以在处理器核上被执行。在中止状态期间，核的流水线可以被停止以减少动态功率耗散。在一些应用中，核可以功率选通来减少静态功率耗散。在提交/中止状态的结束处，处理器核可以接收在处理器核上待执行的新的指令块，核可以被刷新，核可以被空闲，或者核可以被重置。
在状态660处，可以确定驻留在处理器核上的指令块是否可以被刷新。如在此所使用的，指令块刷新或者处理器核刷新意味着使得处理器核能够重新执行驻留在处理器核上的一个或多个指令块。在一个实施例中，刷新核可以包括重置针对一个或多个指令块的活跃就绪状态。当指令块是循环或者重复的子例程的一部分时或者当推测块被终止并且将被重新执行时，在相同处理器核上重新执行指令块可以是期望的。刷新的决策可以由处理器核自身(连续的重新使用)或者由处理器外部(非连续的重新使用)做出。例如，刷新的决策可以来自另一处理器核或者执行指令块调度的控制核。当与在不同核上执行指令块相反在已经执行指令的核上刷新指令块时，可以存在潜在能量节省。能量被用于对指令块中的指令取指并且译码，但是刷新块可以通过旁路这些状态来节省取指和译码状态中使用的大部分能量。特别地，刷新块可以在执行状态(640)时重新开始，因为已经由核取指并且译码指令。当块被刷新时，译码指令和译码就绪状态可以被维持，同时活跃就绪状态被清除。刷新指令块的决策可以作为提交操作的一部分或在后续时间发生。如果指令块未被刷新，则处理器核可以是空闲的。
在状态670处，相应的处理器核的状态可以是空闲。基于在给定时间活跃的处理器核的数目，基于块的处理器的性能和功耗可以潜在地被调节或者被折中。例如，如果推测误预测速率很高，则在并行地运行的核上执行推测工作可以增加计算的速度而不是增加功率。作为另一示例，在提交或者中止较早执行的指令块之后立即向处理器地指派新指令块可以增加并行地执行的处理器的数目，但是可以减少重新使用驻留在处理器核上的指令块的机会。重新使用可以在空闲处理器核的高速缓存或者池被维持时增加。例如，当处理器核提交常用的指令块时，处理器核可以被放置在空闲池中，使得核可以在下次相同指令块将被执行时被刷新。如上文所描述的，刷新处理器核可以节省用来对驻留指令块取指和译码的时间和能量。在空闲高速缓存中放置的指令块/处理器核可以基于由编译器执行的静态分析或者由指令块调度器执行的动态分析而被确定。例如，指示指令块的潜在重新使用的编译器提示可以被放置在块的头部中，并且指令块调度器可以使用提示来确定块是将空闲还是在提交指令块之后被重新分配到不同的指令块。当空闲时，处理器核可以被放置在低功率状态中以减少例如动态功率消耗。
在状态680处，可以确定驻留在空闲处理器核上的指令块是否可以被刷新。如果核要被刷新，则块刷新信号可以被声明并且核可以转变为执行状态(640)。如果核不将被刷新，则块重置信号可以被声明并且核可以转变为未映射状态(605)。当核被重置时，核可以被放入具有未映射核的池中，使得指令块调度器可以将新指令块分配到核。
IX.基于块的编译器方法的示例
图7A是用于基于块的处理器的程序的示例源代码片段700。图7B是示例源代码片段700的依赖图705的示例。在该示例中，使用源代码语句701-704来更新变量x、y和z。源代码700可以被编译或转换为能够在基于块的处理器的处理器核上原子执行的指令块。
编译源代码可以包括通过分析源代码700来生成依赖图705，并且使用依赖图705发射指令块中的指令。依赖图705可以是单个有向无环图(DAG)或DAG的森林。依赖图705的节点(例如，710、720和730)可以表示执行源代码700的功能的操作。例如，节点可以直接对应于要由处理器核执行的操作。备选地，节点可以对应于要由处理器核执行的宏操作或微操作。连接节点的有向边(例如，711、712和721)表示节点之间的依赖性。具体地，消费者或目标节点依赖于生成结果的生产者节点，并且因此生产者节点在消费者节点之前被执行。有向边从生产者节点指向消费者节点。在块原子执行模型中，中间结果仅在处理器核内可见，并且当指令块被提交时，最终结果被使得对于处理器核中的所有处理器核可见。产生中间结果的节点(710、720和740)使用单个圆圈被示出，并且产生最终结果的节点(730、750、760和770)使用双圆圈被示出。
作为具体示例，依赖图705可以至少从源代码片段700被生成。语句701生成依赖图705的三个节点(710、720和730)。节点710表示变量x的值是从寄存器或存储器位置读取的。类似地，节点720表示变量y的值是从寄存器或存储器位置读取的。如分别由边712和721表示的，x和y的值由节点730消耗。节点730表示将x和y的值相加以生成存储在变量z中的值。语句702可以生成表示x的值被递增的节点740。如边711所示，节点740消耗来自节点710的x的值，并且如边741所示，节点740产生用于节点760的x的值。语句703可以生成表示y的值被递减的节点750。如边722所示，节点750消耗来自节点720的y值，并且如边751所示，节点750产生用于节点760的y值。语句704可以生成表示x的值除以y的值以为变量x生成新的值的节点760。对应于语句701-704的节点是依赖图705的第一DAG。
节点770不直接对应于源代码语句701-704中的任何源代码语句，而是作为源代码语句701-704被分组在指令块内的结果而被生成。在所公开的技术的一些示例中，指令块将具有到程序的另一指令块的至少一个分支。节点770代表到下一指令块的分支。分支不依赖于依赖图705的其他节点中的任何节点。节点770是依赖图705的第二DAG，其未连接至依赖图705的第一DAG。
编译源代码700可以包括以特定顺序发射指令块中的指令。在传统的非基于块的处理器中，指令之间的依赖性通过对指令进行排序来维持，使得依赖性指令必须跟在它们所依赖的指令之后。相比之下，要在基于块的处理器上执行的指令块内的指令可以以任何顺序被发射，因为依赖性在指令本身内并且不按照指令的顺序被编码。具体地，基于块的处理器的指令调度逻辑能够确保恰当的执行顺序，因为调度逻辑将仅在指令的依赖性满足时才发出指令用于执行。因此，针对基于块的处理器的编译器可以具有更多的自由度，以便在指令块内对发射的指令进行排序。例如，可以基于各种标准对指令进行排序，诸如：当指令具有可变长度时的指令大小(使得尺寸相似的指令被组合在一起或使得指令在指令块内保持特定对准)；机器码指令到源代码语句的映射；指令的类型(使得类型相似的指令(例如，具有相同的操作码)被分组在一起，或某些类型的指令被排序在其他类型之前)；和/或依赖图705的遍历。作为不同顺序的具体示例，图8A和图8B示出了针对指令块的两种不同的指令排序，其中指令是针对相同源代码700而生成的。
图8A是与来自图7A的源代码片段700相对应的示例指令块800。图8B是通过参考指令块800的指令来注释依赖图705而生成的注释依赖图805的示例。具体地，注释的依赖图805是通过执行依赖图705的深度优先遍历而生成的。遍历从节点710开始，并且针对指令块800发射读取指令I[0]。遍历中的下一节点是节点740，并且针对指令块800发射加立即数指令I[1]。如注释依赖图805的注释所示，遍历继续直到所有节点都被遍历。在该示例中，向位置七处的指令块800增加不执行操作的填充指令，使得指令的数目可以被四整除。
指令的依赖性被编码在指令本身内。例如，指令I[1]和I[3]取决于I[0]读取指令的结果。换言之，I[0]读取指令的结果分别经由指令I[0]的目标输出T[1R]和T[3L]指向指令I[1]和I[3]的操作数。指令块800的指令包括对于目标指令的前向引用和反向引用两者。前向引用是对具有较高指令编号的指令的引用，而后向或反向引用是对具有较低指令编号的指令的引用。例如，指令I[0]只包括对指令I[1]和I[3]的前向引用，但是指令I[4]包括对指令I[5]的前向引用(经由T[5R]输出)和对指令I[3]的反向引用(经由T[3R]输出)。
在默认执行模式期间，可以基于调度逻辑何时发出指令中的每个指令用于执行来以多个不同的顺序执行指令。指令调度逻辑将仅在指令的依赖性得到满足时才发出指令用于执行。因此，指令I[4]将在指令I[3]之前发出，并且指令I[5]将在指令I[2]之前发出。指令I[0]、I[4]和I[6]可以按任何顺序发出，因为这些指令没有依赖性。在默认操作期间以不同顺序发出指令的灵活性可以是有用的，因为准备好的指令可以绕过停滞的指令，可能导致指令块的更快执行。然而，当编程者正在调试程序时，编程者可能希望以确定性顺序发出指令，使得可以更容易理解程序的行为。例如，一种调试技术将单步通过程序，使得能够观察每个指令的效果。然而，当指令不是以确定性顺序发出时，并且由于块的中间值在执行指令块的处理器核外部不可见，单步执行基于块的程序可能是复杂的。如本文中描述的，在调试模式期间，可以以一致的确定性顺序发出基于块的程序的指令，并且可以使用被保留用于调试的数据路径使得块的中间值在处理器核外部可见。初始地，图9A和9B示出了如何对指令进行排序用于执行使得指令能够在单步调试期间以确定性顺序执行的一个示例。
图9A是与来自图7A的源代码片段700相对应的另一示例指令块。图9B是通过参考指令块900的指令来注释依赖图705而生成的注释依赖图905的示例。具体地，注释依赖图905是通过执行依赖图705的宽度优先遍历而生成的。遍历的第一阶段包括标识不具有依赖性的节点。具体地，节点710、720和770被遍历，导致指令I[0]、I[1]和I[2]分别针对指令块900而被发射。应当注意，在遍历的给定阶段内，与遍历节点相对应的指令可以以任何顺序被发射。具体地，针对来自第一阶段的三个指令存在三阶乘(3！)种可能的排序。遍历的下一阶段包括标识仅与先前在遍历的较早阶段中被遍历的节点具有依赖性的任何节点。具体地，节点740、730和750被遍历，导致指令I[3]、I[4]和I[5]分别针对指令块900被发射。遍历的阶段可以继续，直到没有剩余要遍历的节点。在遍历的最后阶段，节点760被遍历，导致指令I[6]针对指令块900而发射。指令I[7]是用于指令块900的对准的填充指令。在该示例中，依赖图705包括两个DAG，其中节点770是一个DAG，并且其他节点及其边形成第二未连接的DAG。针对每个DAG可以单独执行宽度优先遍历。例如，可以在主DAG被遍历之前或之后遍历节点770。
指令块900的指令中没有指令具有对指令目标的向后引用。换言之，这些指令要么不引用指令目标(例如，I[2]分支指令、I[4]加指令、I[6]除指令和I[7]无操作指令)要么具有对指令目标的前向引用(例如，I[0]和I[1]读取指令、I[3]加立即数指令和I[5]减立即数指令)。因此，指令块900的任何指令的任何依赖性将来自顺序中的较早的指令。在基于块的处理器核的调试模式期间，可以顺序地执行指令块900中的指令，因为在指令被执行之前每个指令的操作数将准备好。相反，指令块800的指令不能被顺序地执行，因为如果指令被顺序执行则通过反向引用所针对的指令(例如，I[2]和I[3])的操作数将没有准备好。如下所述，指令执行顺序可以基于编译器生成的顺序、调度器生成的顺序或者在处理器核外部生成的顺序(诸如通过在不同核上运行的调试软件)而被确定。
图10是示出用于编译针对基于块的计算机架构的程序的示例方法1000的流程图。方法1000可以在基于块的处理器或传统处理器上执行的编译器的软件中实现。编译器可以将程序的高级源代码(诸如C、C++或Java)在一个或多个阶段或传递中转换为在基于块的目标处理器上可执行的低级对象或机器码。例如，编译器阶段可以包括：词法分析，用于从源代码生成标记流；语法分析或解析，用于将标记流与源代码语言的语法相比较并且生成语法或解析树；语义分析，用于对语法树执行各种静态检查(诸如类型检查，检查变量被声明等)并且生成注释或抽象语法树；从抽象语法树生成中间代码；中间代码的优化；机器码生成，用于从中间代码产生针对目标处理器的机器码；以及机器码的优化。机器码可以被发射并且存储在基于块的处理器的存储器中，使得基于块的处理器能够执行程序。
在过程框1005处，可以接收程序的指令。例如，可以从用于将源代码转换为机器码的编译器的前端接收指令。附加地或备选地，可以从存储器、辅助存储设备(诸如硬盘驱动器)或从通信接口(诸如当指令从远程服务器计算机被下载时)加载指令。程序的指令可以包括关于指令的元数据或数据，诸如与指令相关联的断点或单步起始点。例如，断点可以由用户使用调试器软件或经由嵌入程序的源代码内的编译器指令来标识。
在过程框1010处，可以将指令分组为目标用于在基于块的处理器上执行的指令块。例如，编译器可以将机器码生成为顺序指令流，其可以根据基于块的计算机的硬件资源以及代码的数据和控制流被分组为指令块。例如，给定的指令块可以包括单个基本块、基本块的一部分或多个基本块，只要指令块能够在ISA的约束和目标计算机的硬件资源内被执行。基本块是代码块，其中控制只能在块中的第一个指令处进入该块，并且控制只能在基本块的最后一个指令处离开块。因此，基本块是一起执行的指令序列。可以使用断言指令将多个基本块组合为单个指令块，使得指令块内分支被转换为数据流指令。
指令可以被分组以使得处理器核的资源不被超出和/或被高效地利用。例如，处理器核可以包括固定数目的资源，诸如一个或多个指令窗口、固定数目的加载和存储队列条目等。这些指令可以被分组，以使得每个组的指令少于指令窗口内可用的指令。例如，指令窗口可以具有用于32个指令的存储容量，第一基本块可以具有8个指令，并且第一基本块可以有条件地分支到具有23个指令的第二基本块。两个基本块可以被分组成一个指令块，使得该分组包括31个指令(小于32指令容量)，并且第二基本块的指令根据分支条件为真被断定。作为另一示例，指令窗口可以具有用于32个指令的存储容量，并且基本块可以具有38个指令。前31个指令可以被分组为具有无条件分支(第32指令)的一个指令块，并且接下来的7个指令可以被分组为第二指令块。作为另一示例，指令窗口可以具有用于32个指令的存储容量，并且循环体可以包括8个指令并且被重复三次。分组可以包括通过将循环体的多次迭代组合在更大的循环体内来展开循环。通过展开循环，可以增加指令块内的指令的数目，并且可以更高效地利用指令窗口资源。
在过程框1020处，可以至少基于指令的评估顺序来对相应指令块中的指令进行排序。例如，可以对指令进行排序，使得对指令的指令目标的所有引用都是前向引用。作为另一示例，可以对指令进行排序，使得对指令目标没有引用的指令被排序在对目标指令具有引用的指令中的任何指令之前。可以使用各种技术来基于指令的评估顺序对指令进行排序。例如，可以生成指令块的依赖图，并且可以基于依赖图的宽度优先遍历来对指令排序，诸如参考图9A和9B所描述的。作为另一示例，可以基于对依赖图的每个未连接的DAG执行单独的宽度优先遍历来对指令排序。作为另一示例，可以使用基于列表的贪婪算法来对指令排序。具体地，指令块中的指令中的所有指令都可以被添加到候选列表。候选列表可以被迭代，使得给定指令可以从候选列表中被获取并且当在候选列表上没有剩余针对该给定指令的生产者指令时将其添加到有序指令的结尾。当候选列表上没有剩余指令时，贪婪算法完成。
在过程框1020处对指令的排序可以用于提供用于执行相应指令块中的指令的一致的确定性顺序。例如，当处理器核的调试模式活跃时，可以使用来自过程框1020的排序，使得每当处理器核以调试模式执行时遵循相同的排序。相比之下，由于处理器核内部和外部的资源争用引起的可变指令延迟，在默认执行模式期间的指令的执行顺序可以随着运行而动态地变化。例如，存储器读取延迟可以取决于存储器位置是否被缓存而变化；对处理器级寄存器文件的访问时间可以取决于有多少处理器核正在竞争寄存器文件而变化；来自不同指令窗口的多个指令可以争用处理器核内的有限执行单元；等等。在默认执行模式期间，指令发出或调度逻辑可以基于指令的依赖性何时被满足来调度指令，并且因此可变的指令延迟可以导致不同的指令排序。虽然默认执行模式期间的不同排序可能潜在地导致指令块的更快执行，但是在调试模式期间的不同排序可能潜在地使正在进行调试的编程者感到困惑。
在过程框1030处，可以可选地为相应指令块生成指令块头部。例如，指令块头部可以以由基于块的目标处理器的ISA定义的格式被编码。指令块头部可以包括用于确定处理器核的操作模式的信息。例如，当在基于块的处理器上执行相应指令块时，指令块头部可以包括用于进入调试模式的执行标志。当断点或单步起始点与相应指令块中的指令相关联时，可以声明调试模式执行标志(例如，编码为一)。备选地，当不存在与相应指令块中的指令中的任何指令相关联的断点时，调试模式执行标志可以被取消声明(例如，编码为零)。作为一个示例，声明的调试模式执行标志可以指示，当指令头部被译码用于指令块时并且在指令块中的第一指令被执行之前，处理器核将进入调试模式。作为另一示例，头部可以包括偏移字段，并且声明的调试模式执行标志可以指示，在执行了与偏移相匹配的多个指令之后，处理器核将进入调试模式。例如，偏移可以以字节、字、双字、四字或指令来指定。因此，可以在默认执行模式下执行偏移之前的指令，并且可以在调试模式下执行在偏移处和在偏移之后的指令。
在过程框1040处，可以针对要在基于块的处理器上执行的指令块发射目标代码。例如，指令块可以以由基于块的目标处理器的ISA定义的格式被发射。在一个实施例中，可以发射相应的指令块，使得指令顺序地跟随指令块中的指令头部。指令可以从紧接在指令头部之后的位置中按照来自1020的依次顺序被发射，使得指令块可以被存储在存储器的连续部分中。如果指令的长度可变，则例如可以在指令之间插入填充字节以保持期望的对准，诸如在字或双字边界上。与程序相关联的不同指令块可以以各种顺序被发射。作为一个示例，当对程序的依赖图进行深度优先或宽度优先遍历时，可以按照遇到它们的顺序来发射指令块。在备选实施例中，指令头部可以在一个流中被发射，并且指令可以在不同的流中被发射。
在过程框1050处，可以将发射的目标代码存储在计算机可读存储器或存储设备中。例如，可以将发射的目标代码存储在基于块的处理器的存储器中，使得基于块的处理器能够执行程序。作为另一示例，可以将发射的目标代码加载到诸如基于块的处理器的硬盘驱动器等存储设备上，使得基于块的处理器能够执行程序。在运行时，可以从存储设备中取得所发射的目标代码的全部或一部分，并且将其加载到基于块的处理器的存储器中，使得基于块的处理器能够执行程序。
X.示例调试架构
图11是用于调试在处理器1105上执行的程序的示例架构1100。例如，可以使用图10的方法1000来编译程序以生成指令块A-E。指令块A-E可以被存储在能够被处理器1105访问的存储器1110中。处理器1105可以包括多个基于块的处理器核(包括基于块的处理器核1120)、可选的存储器控制器和层2(L2)高速缓存1140、控制单元1150和输入/输出(I/O)接口1160。存储器控制器和层二(L2)高速缓存1140可以用于生成用于与存储器1110通信的控制信号，并且为来自或去往存储器1110的信息提供临时存储。控制单元1150可以用于实现程序的运行时环境的全部或一部分。例如，控制单元1150可以用于分配处理器核以执行指令块，并且用于执行调试控制模块1152。注意，基于块的处理器核1120包括具有与控制单元1150不同的功能的控制单元1130。控制单元1130包括用于管理基于块的处理器核1120对指令块的执行的逻辑。I/O接口1160可以用于将处理器1105连接到各种输入设备(诸如输入设备1170)和各种输出设备(诸如显示器1180)。在一些示例中，控制单元1130、存储器控制器和L2高速缓存1140、控制单元1150和I/O接口1160至少部分使用以下各项中的一项或多项来实现：硬连线有限状态机、可编程微代码、可编程门阵列或其他合适的控制电路。在一些示例中，控制单元1150和I/O接口1160至少部分使用外部计算机(例如，执行控制代码并且经由通信接口(未示出)与处理器1105通信的片外处理器)来实现。
可以使用默认执行模式在处理器1105上执行程序的全部或一部分。具体地，控制单元1150可以分配一个或多个基于块的处理器核(诸如处理器核1120)以执行程序。控制单元1150可以将指令块的起始地址传送给处理器核1120，使得可以从存储器1110取回指令块。具体地，处理器核1120可以向存储器控制器和L2高速缓存1140发出针对包含指令块的存储器块的读取请求。存储器控制器和L2高速缓存1140可以将指令块返回到处理器核1120。指令块包括指令头部和指令。指令头部可以由头部译码逻辑1132译码以确定关于指令块的信息，诸如是否存在与指令块相关联的任何声明的执行标志。如果不存在由指令头部指示的特定操作模式，则处理器核1120可以使用默认执行模式来执行指令。在默认执行模式期间，基于指令操作数何时可用，动态地调度指令块中的指令用于由指令调度器逻辑1134执行。当指令执行时，指令块的中间值(诸如指令窗口1122和1124的操作数缓冲器以及加载/存储队列1126的寄存器)被计算并且本地存储在处理器核1120的状态内。指令的结果针对指令块以原子方式被提交。因此，由处理器核1120生成的中间值在处理器核1120外部是不可见的，并且最终结果(诸如对存储器1110或全局寄存器文件(未示出)的写入)作为单个事务被释放。
可以使用调试模式在处理器1105上执行程序的全部或一部分。例如，包括指令块A-E的程序可以包括块C中的断点。指令块A、B、D和E可以使用默认执行模式执行，并且块C可以使用调试模式执行。作为一个示例，断点可以在编译之前由编程者添加，诸如通过使用编译器指令。编译器可以将断点信息编码到块C的指令头部中，诸如通过在指令头部中声明调试模式标志。在运行时期间，处理器核1120可以在指令块头部被头部译码逻辑1132译码时检测到调试模式将被用于指令块。作为另一示例，断点可以由编程者在编译之后添加，诸如通过使用在控制单元1150上运行的调试软件。具体地，控制单元1150可以使得代码被呈现在显示器1180上，并且编程者可以使用输入设备1170指定断点。控制单元可以记录对块C指定了断点，并且在运行时，控制单元1150可以检测到指令块C将被加载到基于块的处理器核1120上。控制单元1150可以提供调试模式将被用于执行块C的指示(例如，控制信号)。可以在指令块中的第一指令被执行时、在距离第一指令的偏移处、或者在指令块的结尾处进入调试模式。
执行控制逻辑1136可以控制指令块中的指令的执行的排序。在默认执行模式期间，执行控制逻辑1136可以使用由指令调度器逻辑1134提供的动态排序。与静态排序相比，动态排序可以实现指令块的更快执行，因为利用动态排序，一旦指令的依赖性得到满足就能够调度指令，并且就绪指令能够绕过停滞的指令。在调试模式期间，执行控制逻辑1136可以使用静态排序来单步通过指令块中的指令。静态排序基于在执行指令块之前可用的信息而被确定，而动态顺序基于由指令块中的指令的执行引起的运行时的条件而被确定。静态排序可以由编译器在程序被执行之前生成。附加地或备选地，静态排序可以在程序的运行时期间由控制单元1150的指令排序模块1154生成。静态排序可以提供一致的确定性的执行顺序，这可以潜在地减轻调试程序的任务。
在调试模式期间，执行控制逻辑1136可以对指令块中的指令使用执行的静态排序。作为一个示例，执行控制逻辑1136可以使用编译器生成的顺序。例如，编译器生成的顺序可以至少基于指令的评估顺序，诸如图9A、9B和10中所描述的。具体地，对指令的指令目标的所有引用可以是前向引用。因此，执行控制逻辑1136可以按照编译器生成的顺序来顺序地执行指令而不违反指令的依赖性。作为另一示例，执行控制逻辑1136可以使用由调试软件(诸如由调试控制模块1152的指令排序模块1154)生成的静态顺序。指令排序模块1154可以使用与图9A、9B和10中所描述的相同的算法来确定指令块的执行顺序。在运行时期间，调试控制模块1152可以检测到指令块与断点相关联，并且调试控制模块1152可以向执行控制逻辑1136提供指示要执行指令块中的哪个指令的信息。
调试控制模块1152可以用于控制指令块中的指令的单步执行。具体地，当调试控制模块1152检测到指令块与断点相关联时，调试控制模块1152可以暂停或停止程序。调试控制模块1152可以使得指令块中的指令连同程序在何处被暂停的指示一起显示在显示器1180上。作为一个示例，可以根据指令的静态顺序来显示指令块中的指令。在一些示例中，用于执行指令的静态确定的顺序可以与编译器生成的顺序不同。例如，编译器可以对指令排序以增加取回和译码指令的速度，或者编译器可以对指令排序以维持指令块内的指令的对准。因此，由指令排序模块1154生成的静态顺序可以不同于编译器生成的顺序。当显示重新排序后的指令时，指令内对其他指令的引用被更新以反映指令的静态排序。作为具体示例，除了对目标指令的引用，指令块800和900中的指令是相同的。在其他示例中，用于执行指令的静态确定的顺序可以与编译器生成的顺序相同。
调试控制模块1152可以停止程序并且等待用户或编程者输入。例如，调试控制模块1152可以等待来自输入设备1170的输入。输入可以指示指令块中的下一指令要被执行。在接收到输入时，调试控制模块1152可以向基于块的处理器核1120传送执行单步操作的指示。作为响应，执行控制逻辑1136可以使用指令块中的指令的执行的静态排序来发起对指令块中的下一指令的执行。调试控制模块1152可以更新显示器1180以示出下一指令已经被执行。
调试控制模块1152可以用于观察和/或改变指令块中的指令的中间结果。在默认执行模式期间，中间结果在处理器核1120外部不可见。然而，在调试模式期间，中间结果可以通过调试数据路径1107可用于调试控制模块1152。在一个示例中，调试数据路径1107可以是连接到控制单元1150的扫描链，并且处理器核1120的中间状态可以通过经由扫描链扫描中间状态来收集。作为具体示例，中间状态可以被存储在串联连接在与控制单元1150连接的扫描路径中的扫描寄存器中。扫描寄存器可以包括用于捕获中间状态的捕获模式和用于将中间状态扫描出处理器核1120并扫描至控制单元1150中的扫描模式。扫描模式也可以用于以修改状态从控制单元1150扫描到处理器核1120的中间状态。在另一示例中，调试数据路径1107可以是连接到控制单元1150的总线或点对点接口，并且处理器核1120的中间状态可以使用发送到控制单元1150的读取请求来收集。例如，中间状态可以是存储器映射的，并且控制单元1150可以向处理器核1120发出针对与中间状态相关联的存储器位置的读取请求。中间状态可以作为读取响应在调试数据路径1107上返回。处理器核1120的中间状态可以使用在调试数据路径1107上从控制单元1150发送到处理器核1120的写入请求来修改。调试控制模块1152可以提供中间状态的一部分或全部用于在显示器1180上显示。调试控制模块1152可以从用户接收改变中间状态的指令或命令。
总之，可以借助在控制单元1150上运行的调试软件潜在地调试程序。程序可以以默认执行模式被启动，直到到达程序的断点。当到达具有断点的指令块时，处理器核1120可以开始以调试模式开始操作。调试控制单元1152可以按照指令将被单步执行的顺序提供要显示的指令块，这可以与编译器生成的顺序不同。调试控制单元1152可以(经由输入设备1170)从用户接收控制单步和修改中间状态的命令。调试控制单元1152可以提供中间状态用于由显示器1180显示。例如，调试控制单元1152可以响应于执行单步操作而自动地提供中间状态用于由显示器1180显示。因此，编程者可以单步通过指令块中的每个指令，并且查看每个指令引起的中间结果。编程者可以通过改变中间状态来试验，以确定潜在的错误修复是否可以纠正程序。
XI.调试指令块的示例方法
图12是示出调试在基于块的处理器核上执行的指令块的示例方法1200的流程图。例如，方法1200可以在处理器核1120被布置在诸如图11的系统1100的系统中时使用处理器核1120来被执行。基于块的处理器核用于使用块原子执行模型来执行程序。程序包括一个或多个指令块，其中每个指令块包括指令块头部和多个指令。使用块原子执行模型，相应指令块中的个体指令被原子地执行和提交，使得指令块的最终结果在提交之后对单个事务中的其他指令块在架构上可见。在块原子执行模型中，用于计算最终结果的中间结果在正在执行的指令块外部是不可见的。在调试为基于块的处理器编译的程序时，程序可以通过使用默认的块原子执行模式执行指令块来开始。例如，当遇到与断点关联的指令块时，程序可以进入调试阶段。
在过程框1210处，接收进入指令块的调试执行模式的指示。作为一个示例，进入指令块的调试执行模式的指示可以被编码在指令块的指令块头部中。响应于译码指令块头部并且检测到进入调试模式的指示，可以进入调试执行模式。作为另一示例，进入指令块的调试执行模式的指示可以通过接收从正在执行的处理器核外部发起的声明的控制信号来引起。具体地，声明的控制信号可以由在基于块的处理器的控制单元上执行的调试软件来发起。例如，调试软件可以确定，要在基于块的处理器核上执行的指令块与断点相关联并且使得控制信号被声明。备选地，声明的控制信号可以由在外部计算机上执行的调试软件发起。例如，外部计算机可以侦听存储器总线，并且在从存储器加载要调试的指令块时声明控制信号。当进入调试模式时，指令块可以暂停或停止，直到特定动作被请求。相反，当指令块被加载并且处理器核正以默认执行模式执行时，指令块中的指令被自动执行。
在过程框1220处，可以接收执行单步操作的指示。例如，指示可以是从在基于块的处理器的控制单元上执行的调试软件发起的声明的控制信号或控制消息。控制消息可以包括对要执行的单个指令的引用，诸如地址偏移或指令编号。响应于接收到指示，可以执行指令块中的单个指令。单个指令可以从指令块中的多个指令的静态排序中依次被选择。相反，在默认执行模式期间，指令从多个指令的动态排序中依次被选择，其中动态排序基于指令的操作数何时变得可用。作为一个示例，静态排序可以在编译时被确定，并且因此处理器核可以按照与指令被编译器排序相同的顺序单步通过指令。然而，编译器可以按照不同的顺序来布置指令以实现不同的目标，诸如以优化对可变长度指令的并行取回和译码。因此，静态排序可以与编译器生成的指令顺序不同。例如，静态排序可以在运行时由在基于块的处理器的控制单元上执行的调试软件来确定。具体地，静态排序可以基于在指令块中的指令被执行之前可用的信息来被生成。作为一个示例，静态排序可以根据指令块的依赖图的宽度优先遍历来被生成。作为另一示例，静态顺序可以根据对指令排序的算法来被生成，使得指令的任何目标都是对顺序中的稍后指令的前向引用。
在过程框1230处，响应于在执行的调试模式期间执行单个指令，可以将处理器核的中间值输出到处理器核外部。例如，可以将中间值输出到基于块的处理器的控制单元或运行调试软件的外部计算机。相比之下，在默认执行模式期间生成的中间值在处理器核外部是不可见的。例如，处理器核的中间值可以被捕获并且使用非破坏性扫描链而被扫描出处理器核。扫描链可以是仅在调试模式下活跃的数据路径。作为另一示例，可以在调试总线或点对点接口上使用对处理器核的读取请求来取得处理器核的中间值。中间值可以被提供用于向用户或编程者显示。
在可选的过程框1240处，可以按照显示顺序呈现多个指令以用于显示。显示顺序可以与多个指令的静态排序相匹配，并且与多个指令的编译器生成的排序不同。当显示顺序与编译器生成的顺序不同时，给定指令内对其他指令(例如，指令目标)的引用可以被调节以考虑指令的静态顺序。因此，可以向编程者提供指令的顺序，如这些指令将在调试模式期间被执行的那样，其与中间结果相结合能够辅助编程者调试程序。
XII.示例计算环境
图13示出了其中可以实现包括支持针对基于块的处理器的指令块的调试的所描述的实施例、技术和工艺的适合的计算环境1300的通用示例。
计算环境1300不旨在提出关于技术的使用或者功能的范围的任何限制，因为技术可以被实现在不同的通用或者专用计算环境中。例如，所公开的技术可以利用其他计算机系统配置被实现，包括手持式设备、多处理器系统、可编程消费者电子产品、网络PC、微型计算机、大型计算机，等等。所公开的技术还可以被实践在分布式计算环境中，其中任务由通过通信网络连接的远程处理设备来执行。在分布式计算环境中，程序模块(包括用于基于块的指令块的可执行指令)可以被定位在本地存储器存储设备和远程存储器存储设备二者中。
参考图13，计算环境1300包括至少一个基于块的处理单元1310和存储器1320。在图13中，该最基本配置1330被包括在虚线内。基于块的处理单元1310执行计算机可执行指令并且可以是真实处理器或者虚拟处理器。在多处理系统中，多个处理单元执行计算机可执行指以增加处理能力，并且如此多个处理器可以同时运行。存储器1320可以是易失性存储器(例如，寄存器、高速缓存、RAM)、非易失性存储器(例如，ROM、EEPROM、闪速存储器等)、或者两者的组合。存储器1320存储可以例如实现在此所描述的技术的软件1380、图像和视频。计算环境可以具有附加的特征。例如，计算环境1300包括存储装置1340、一个或多个输入设备1350、一个或多个输出设备1360以及一个或多个通信连接1370。互连机制(未示出)(诸如总线、控制器或者网络)将计算环境1300的部件相互连接。通常，操作系统软件(未示出)提供用于在计算环境1300中执行的其他软件的操作环境，并且协调计算环境1300的部件的活动。
存储装置1340可以是可移除或者不可移除的，并且包括磁盘、磁带或者磁带盒、CD-ROM、CD-RW、DVD或者可以用于存储信息并且可以在计算环境1300内访问的任何其他介质。存储装置1340存储用于软件1380的指令、插入数据和消息，其可以用于实现在此所描述的技术。
(一个或多个)输入设备1350可以是触摸输入设备，诸如键盘、小键盘、鼠标、触屏显示器、笔或轨迹球、语音输入设备、扫描设备或者向计算环境1300提供输入的另一设备。对于音频而言，(一个或多个)输入设备1350可以是以模拟或者数字形式接受音频输入的声卡或者类似设备，或者向计算环境1300提供音频样本的CD-ROM读取器。(一个或多个)输出设备1360可以是显示器、打印机、扬声器、刻录机或者提供来自计算环境1300的输出的另一设备。
(一个或多个)通信连接1370实现通过通信介质(例如，连接网络)与另一计算实体的通信。通信介质传达诸如计算机可执行指令、压缩图形信息、视频或者调制数据信号中的其他数据的信息。(一个或多个)通信连接1370不限于有线连接(例如，兆比特或吉比特以太网、无限带宽、电气或光纤连接上的光纤信道)，而且包括无线技术(例如，经由蓝牙、WiFi(IEEE 802.11a/b/n)、WiMax、蜂窝、卫星、激光、红外的RF连接)以及用于提供用于所公开的代理、网桥和代理数据消费者的网络连接的其他适合的通信连接。在虚拟主机环境中，(一个或多个)通信连接可以是由虚拟主机所提供的虚拟化网络连接。
可以使用实现计算云1390中的所公开的技术的全部或部分的计算机可执行指令执行所公开的方法的一些实施例。例如，所公开的编译器和/或基于块的处理器的服务器被定位在计算环境中，或者所公开的编译器可以在被定位在计算云1390中的服务器上执行。在一些示例中，所公开的编译器在传统的中央处理单元(例如，RISC或者CISC处理器)上执行。
计算机可读介质是可以在计算环境1300内访问的任何可用介质。以示例而非限制的方式，利用计算环境1300，计算机可读介质包括存储器1320和/或存储装置1340。如应当容易理解的，术语计算机可读存储介质包括用于数据存储的介质(诸如存储器1320和存储装置1340)而非传输介质(诸如调制数据信号)。
XIII.所公开的技术的附加示例
根据上文所讨论的示例在此讨论了所公开的主题的附加示例。
在一个实施例中，一种处理器包括用于执行包括指令头部和多个指令的指令块的基于块的处理器核。基于块的处理器核包括执行控制逻辑和与执行控制逻辑通信的核状态访问逻辑。执行控制逻辑被配置为在默认执行模式期间调度多个指令中的相应指令用于按照动态顺序执行，并且在调试模式期间调度相应指令用于按照静态顺序执行。动态顺序是在指令块的执行期间并且基于多个指令的操作数何时准备好而被确定的。静态顺序是基于在指令块被执行之前可用的信息而被确定的。核状态访问逻辑被配置为仅在调试模式期间读取基于块的处理器核的中间状态并且在基于块的处理器核外部提供该中间状态。例如，处理器核的中间状态可以包括基于块的处理器核的指令窗口的操作数缓冲器。
静态顺序可以是编译器生成的顺序，或者静态顺序可以不同于编译器生成的顺序。静态顺序可以基于指令块的依赖图的宽度优先遍历。在静态顺序与编译器生成的顺序相同的情况下，指令块中的一个或多个指令中的任何指令按照编译器生成的顺序都不包括到指令块的先前指令的目标操作数。在静态顺序与编译器生成的顺序不同的情况下，执行控制逻辑还可以被配置为接收指示要执行指令块的哪个指令的信息。基于块的处理器核还可以包括与执行控制逻辑通信的头部译码逻辑。头部译码逻辑可以被配置为译码指令块中的指令头部，并且调试模式可以响应于对指令头部的声明的标志进行译码而被发起。
处理器可以用在各种不同的计算系统中。例如，服务器计算机可以包括非易失性存储器和/或存储设备；网络连接；存储一个或多个指令块的存储器；以及包括用于执行指令块的基于块的处理器核的处理器。作为另一示例，一种设备可以包括用户界面组件；非易失性存储器和/或存储设备；蜂窝和/或网络连接；存储一个或多个指令块的存储器；以及包括用于执行指令块的基于块的处理器的处理器。用户界面组件可以包括以下各项中的至少一项或多项：显示器、触摸屏显示器、触觉输入/输出设备、运动感测输入设备、和/或语音输入设备。
在一个实施例中，一种方法可以用于调试在处理器的基于块的处理器核上执行的指令块。指令块包括指令块头部和多个指令。该方法包括接收进入指令块的调试执行模式的指示。该方法包括响应于接收到执行单步操作的指示来执行指令块的单个指令。单个指令从指令块的多个指令的静态排序中依次被选择。该方法包括响应于在调试执行模式期间执行单个指令来将处理器核的中间值输出到处理器核外部。
进入指令块的调试执行模式的指示可以被编码在指令块中的指令块头部中，并且可以响应于指令块头部的译码而进入调试执行模式。执行单步操作的指示可以包括对单个指令的引用。多个指令的静态排序可以与指令块的编译器生成的排序相匹配或不同。静态排序可以根据指令块的依赖图的宽度优先遍历而被生成。该方法还可以包括使用非破坏性扫描链来捕获处理器核的中间值。该方法还可以包括按照显示顺序呈现多个指令以用于显示。显示顺序可以与多个指令的静态排序相匹配，并且与多个指令的编译器生成的排序不同。
在一个实施例中，一种方法可以用于编译目标用于由基于块的处理器执行的指令。该方法包括接收程序的指令。该方法包括将指令分组为目标用于在基于块的处理器上执行的多个指令块。针对多个指令块中的相应指令块，该方法包括至少基于指令的评估顺序来对相应指令块中的指令进行排序，使得对指令的指令目标的所有引用都是前向引用。该方法包括发射在计算机可读存储器或存储设备中的多个指令块用于由基于块的处理器执行。该方法包括将所发射的多个指令块存储在一个或多个计算机可读存储介质或设备中。
对相应指令块中的指令进行排序可以包括生成指令块的依赖图并且基于依赖图的宽度优先遍历来对指令进行排序。对相应指令块中的指令进行排序可以包括将对指令目标没有引用的指令中的任何指令排序在对指令目标具有引用的指令中的任何指令之前。该方法还可以包括为多个指令块中的相应指令块生成指令块头部。指令块头部可以包括用于当在基于块的处理器上执行相应指令块时进入调试模式的执行标志。
一个或多个计算机可读存储介质可以存储计算机可读指令，该计算机可读指令在由计算机执行时使得计算机执行方法，该方法用于编译目标用于由基于块的处理器执行的指令。基于块的处理器可以被配置为执行由该方法生成的计算机可读指令。
鉴于所公开的主题的原理可以应用的许多可能实施例，应当认识到所图示的实施例仅是优选的示例并且不应该当作将权利要求的范围限于那些优选的示例。相反，要求保护的主题的范围由所附的权利要求进行限定。我们因此根据我们的发明要求保护落在这些权利要求的范围内的全部内容。

Claims (18)

1.一种处理器，包括：
多个基于块的处理器核，包括第一基于块的处理器核，用于执行包括指令头部和多个指令的指令块，所述第一基于块的处理器核包括：
执行控制逻辑，被配置为在默认执行模式期间调度所述多个指令中的相应指令用于按照动态顺序执行，并且在调试模式期间调度所述相应指令用于按照静态顺序执行，所述动态顺序是在所述指令块的执行期间并且基于所述多个指令的操作数何时准备好而被确定的，所述静态顺序是基于在所述指令块被执行之前可用的信息而被确定的；以及
与所述执行控制逻辑通信的核状态访问逻辑，所述核状态访问逻辑被配置为读取所述基于块的处理器核的中间状态并且仅在所述调试模式期间在所述基于块的处理器核外部提供所述中间状态；以及
硬件控制单元，包括耦合至所述多个基于块的处理器核的调试控制模块，所述调试控制模块被配置为从所述核状态访问逻辑接收所述中间状态并且基于来自用户的输入更新所述中间状态中的至少一项。
2.根据权利要求1所述的处理器，其中所述静态顺序是编译器生成的顺序。
3.根据权利要求1所述的处理器，其中所述静态顺序基于所述指令块的依赖图的宽度优先遍历。
4.根据权利要求1所述的处理器，其中所述静态顺序与编译器生成的顺序不同，并且其中所述执行控制逻辑还被配置为接收指示要执行所述指令块的哪个指令的信息。
5.根据权利要求1所述的处理器，其中所述处理器核的所述中间状态包括所述处理器核的指令窗口的操作数缓冲器。
6.根据权利要求1所述的处理器，还包括：
与所述执行控制逻辑通信的头部译码逻辑，所述头部译码逻辑被配置为对所述指令块的所述指令头部进行译码，并且其中所述调试模式响应于对所述指令头部的声明的标志进行译码而被发起。
7.根据权利要求1所述的处理器，其中所述基于块的处理器核的所述中间状态是所述基于块的处理器核本地的未提交结果。
8.一种在第一基于块的处理器核上执行第一指令块和在第二基于块的处理器核上执行第二指令块的方法，所述第一指令块包括第一指令头部和第一多个指令，所述第二指令块包括第二指令头部和第二多个指令，所述方法包括：
在默认执行模式期间调度所述第一多个指令用于按照动态顺序执行，所述动态顺序是在所述第一指令块的执行期间并且基于所述第一多个指令的操作数何时准备好而被确定的；
通过在所述第一基于块的处理器核和所述第二基于块的处理器核之间共享的硬件控制单元的调试控制模块，基于在所述第二指令块被执行之前可用的信息，确定用于执行所述第二多个指令的静态顺序，所述静态顺序不同于用于执行所述第二多个指令的编译器生成的顺序；
在调试模式期间调度所述第二指令块的所述第二多个指令用于按照所述静态顺序执行；
读取所述第二基于块的处理器核的中间状态；以及
仅在所述调试模式期间在所述第二基于块的处理器核外部提供所述中间状态。
9.根据权利要求8所述的方法，其中所述静态顺序基于所述指令块的依赖图的宽度优先遍历。
10.根据权利要求8所述的方法，其中所述方法还包括：
在所述第二基于块的处理器核处，从所述调试控制模块接收指示要执行所述第二指令块的哪个指令的信息。
11.根据权利要求8所述的方法，其中所述第二基于块的处理器核的所述中间状态包括所述第二基于块的处理器核的指令窗口的操作数缓冲器。
12.根据权利要求8所述的方法，还包括：
对所述第二指令头部进行译码，以及
响应于对所述第二指令头部的声明的标志进行译码而发起所述调试模式。
13.根据权利要求8所述的方法，其中所述第二基于块的处理器核的所述中间状态是所述第二基于块的处理器核本地的未提交结果。
14.一种或多种计算机可读非易失性存储设备或存储器部件，其存储计算机可读指令，所述计算机可读指令在由包括基于块的处理器核的装置执行时，使得所述装置执行方法，所述方法包括：
接收包括指令头部和多个程序指令的指令块；
在默认执行模式期间调度所述多个程序指令用于按照动态顺序执行，所述动态顺序是在所述指令块的执行期间并且基于所述多个程序指令的操作数何时准备好而被确定的；
在调试模式期间调度所述多个程序指令用于按照静态顺序执行，所述静态顺序是基于在所述指令块被执行之前可用的信息而被确定的；
读取所述基于块的处理器核的中间状态；以及
仅在所述调试模式期间在所述基于块的处理器核外部向在所述基于块的处理器核和另一基于块的处理器核之间共享的硬件控制单元的调试控制模块提供所述中间状态的指令，其中所述中间状态对于所述另一基于块的处理器核不可见。
15.根据权利要求14所述的一种或多种计算机可读非易失性存储设备或存储器部件，其中所述静态顺序是编译器生成的顺序。
16.根据权利要求14所述的一种或多种计算机可读非易失性存储设备或存储器部件，其中所述静态顺序基于所述指令块的依赖图的宽度优先遍历。
17.根据权利要求15所述的一种或多种计算机可读非易失性存储设备或存储器部件，其中所述静态顺序与用于执行所述多个程序指令的编译器生成的顺序不同，并且其中所述方法还包括：
接收指示要执行所述指令块的哪个程序指令的信息。
18.根据权利要求14所述的一种或多种计算机可读非易失性存储设备或存储器部件，其中所述基于块的处理器核的所述中间状态包括所述基于块的处理器核的指令窗口的操作数缓冲器。
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